SN65LV1023A: SN65LV1023+SN65LV1224

The layout has a separate analog and digital ground, all the serializer and deserializer data input and LVDS output are impedance matched and with same length, schematic as below.

? ? 说：

and note that the input to the serializer not always with data, some times some channels are always high or always low and rest channels with data

这里指的输入给1023A的数据不总是数据，有时候的总是高电平或低电平，其余的通道是data，这里是什么意思？

另外，电路中SYNC1通过两个10K电阻分压之后为1/2*VCC=1.65V ,即不是高电平也不是低电平，TTL输入的Vih（min）=2V，所以您是想使用下列哪种同步方式？

不总是有数据，是说有些输入在一段时间内可能是没有高低电平变化的，比如片选的CS，会持续为高，或者持续为低。

SYNC1的两个电阻是预留位，实际上，仅通过一个0欧电阻接到GND的。另外，TCLK_R/F#以及RCLK_R/F#均为0欧电阻短接到GND。

目前采用的是random lock的方式。

sync 1和sync2是通过或门连接的，所以建议是至少其中一个为高电平，启动同步模式，这样的话能够更快的建立同步时序，在编解码过程中能找到pattern的start/end边界保持同步。

? ? 说：

不总是有数据，是说有些输入在一段时间内可能是没有高低电平变化的，比如片选的CS，会持续为高，或者持续为低。

另外不能锁存的原因和输入有关，就是根据您的输入来看，直接DC耦合到输入端的是吧？很有可能是因为DC 不平衡导致，位流中出现多个连续的1或者0会导致编码错误。

您可以尝试输入1和0交替出现的输入信号试下，输出是否能lock。

但是我们的设计有个问题是方案不带MCU，仅加串解串功能，我会尝试用解串的LOCK信号接到加串SYNC1在测试一下。但是实际应用中，由于解串与加串间会有3到5米的线缆，lock信号的传递需要增加额外成本，所以我们希望能直接用random lock的方式。对于以上需求，以及电路，烦请帮忙看一下有没有可以改进的地方，包括电路上的，谢谢！