我们在调试过程中发现推挽模式下B端口输入信号1MHZ时钟信号上下沿几个ns，A端口输出信号下沿达到200ns左右，A端口PCB走线不到50mm，这是怎么回事？我看了一下手册，手册上有对输入信号上下沿的要求
下图有标注输出信号上下沿，但是实际没有表格和文字说明输出信号能达到的性能效果，只对输入信号又上下沿要求？下沿时间太长会限制信号频率大小？
Original question:
您好，
芯片输出的上升和下降沿时间和外部负载的容性有关，数据手册“7.3.3 Output Load Considerations”和“8.4.1 Layout Guidelines”有相关介绍。
与芯片本身传输特性相关的电容如图所示（数据手册第7页）。
请参考下面文档 “5 考虑集总电容” 的测试结果。