工具与软件：
我的客户在问这些问题。
PGA280规范(SBOS487B-2009年6月- 2020年3月修订、第24页)表明、CP0 =1会导致 ECS_N 在 SCLK 负沿或下降沿之后下降(从第7.4.1.1节)。 您在上一篇文章中链接的应用手册表明、CP0 =0会导致 ECS_N 在 SCLK 负沿或下降沿之后下降(图5)。
哪种文档是正确的？ 我的客户希望 使用 SCLK 下降沿、那么 CPO 应该设置为0还是1？
此外、本应用手册的图5将 ECS_N 设置为在 SCLK 的上升沿生效。 我们是否有 更好的 ECS_N 图、该图显示了 SCLK 下降沿与 ECS_N 置位之间更准确的 Tpd？
您好、Lauren、
感谢您指出令人困惑的命名规则、我将更新文档。
我始终认为示波器捕获的数据比我所做的绘图和文字多、因为一个是真实数据、其他一切都可能会有人为错误、因此、如果我们进行比较：
我在时钟的负边沿绘制了1个字节命令、8个时钟脉冲(时钟极性为)：
CP = 0在正 SCLK 之后置位 ECS (如虚线所示)、如数据表(SBOS487B)中所述：
因此、我将更新本文档中的措辞 、通过 SPI
进行 PGA280通信
从："当 CP0位(时钟极性)被设定为"0"时、ECS 下降在时钟的负边沿上。 如果 SP0设置为"1"(在寄存器2中)、它将在前一个上升沿下降。"
更改为："当 CP0位(时钟极性)被设定为'0'时、ECS 下降在 变为高电平 进行采样。 If C P0设置为"1"(在寄存器2中)、它将随 p 下降 使负时钟边沿恢复 "
在我之前的背景下、我意识到我之前的回应没有意义。 我将在那一篇文章中提及这一帖子。
我们没有 CLK 和/ECS 信号之间的 TPD 时序的放大版本、但可以假设它非常小(几乎立即)。
祝你一切顺利！
Carolina
