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您好、 团队、
客户希望知道 0.65mm 间距和 1.27mm 间距的容差、如下所示。
我们是否有一些信息来确认这里的间距范围? 检查的 TK。
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您好、 团队、
客户希望知道 0.65mm 间距和 1.27mm 间距的容差、如下所示。
我们是否有一些信息来确认这里的间距范围? 检查的 TK。
您好 Allen、
嘉莉是哦。 很抱歉耽误你的时间。
很奇怪、3.1-2.9 不等于 0.13、C 0.1 >0.13、您能解释更多吗? 此处 Tks
以下标记表示针脚公差的机械基准控制。 无论如何、我必须查看它、并且在工程图中指定了引脚的公差(我必须使用 GD&T 术语)。
如果您还有其他问题、请向机械工程师展示工程图、他将告诉您这些标记的含义。
如果您有其他问题、请告诉我。
此致、
Raymond
您好 Allen、
请参阅以下内容、了解封装工程师有关引线间距容差的响应。
SOIC 和 VSSOP 引线的容差因其尺寸、引线间距和整体设计差异而异。
一般来说、VSSOP 的引线容差比 SOIC 更严格、因为 VSSOP 是一款引线间距更小、更密集的封装。
请参阅下表。
SOIC |
VSSOP |
||
引脚间距 |
1.27mm |
0.65mm |
0.5mm |
引线宽度(取决于引线间距) |
大约 0.35mm - 0.51mm |
约 0.17mm - 0.27mm |
|
引线宽度容差 |
0.25 毫米 |
0.13mm |
0.08mm |
文档的来源 |
JEDEC MO-059 |
JEDEC MO-187 |
以上是通用范围和典型值。 由不同半导体制造商生产的特定 SOIC 或 VSSOP 组件可能具有略微不同的引线尺寸和容差。 JEDEC MO-059 和 MO-187 是公开文档、 可从 JEDEC 网站下载。
此致、
嘉莉