[参考译文] TLV1H103-SEP：VEE 偏置至高于 GND 时 PSpice 仿真中的比较器输出问题

尊敬的 Alexandre：

我对导致此问题的原因有一些想法。 请给我一些时间进行调查并提供修复。

尊敬的 Alexandre：

我没有创建这个模型,所以我尝试看看这个模型的层次模型,以获得更多的洞察力。 不幸的是,我找不到我们内部数据库的分层模型,所以我尝试通过读取平坦网表来调试这个模型。 我认为该问题是由输入范围块和锁存块中的问题引起的。

为了提供有关比较器模型的一些一般背景信息、VCC 使用 SPOC/2 (1/2 Vs) 的输出来指示仿真中的错误情况。 例如、如果比较器的输入超出输入共模电压范围、则输出将在仿真中变为 1/2 Vs 以指示错误。 这将是  不会 发生在物理器件中、因为 1/2 Vs 条件是我们在仿真中添加的；物理比较器将输出高电平或输出低电平。

仿真中是否需要此行为？

在 VCC = 6V、VEE = 1V、VEE - 0.3V <(IN+、IN-、NLE/HYST)< VCC + 0.3V 的条件下、我预计仿真能够正常工作、输出在 6V 和 1V 之间进行开关和摆幅。 这是因为这是一个有效的运行条件。 比较器仅“看到“ 5V 的电源电压差 (VCC - VEE)、该电压在建议的电源电压范围内。

或者 SPICE 模型中是否存在假定 VEE 必须连接到绝对 GND 的限制？

似乎是这样；模型内部存在以绝对 GND (0) 为基准的模块、而某些模块以比较器的 VEE 引脚为基准。 因此、将 VEE 更改为非零电压会导致比较器运行出现问题。

必须注意的是、在“浮动比较器配置“中使用物理比较器时、您需要小心。 电源时序在这种应用中至关重要。 如果您计划使用 VCC = 6V 和 VEE = 1V、则 VCC 和 VEE 必须“上升“在一起、以避免损坏器件。 例如、如果 VCC 从 0V 上升至 6V、而 VEE 保持在 0V、则比较器将在一段时间内处于其绝对最大电源电压、并且可能会发生损坏。

非常感谢您的详细和有用的答复。

只需跟进：是否可以修改 SPICE 模型中的某些内容以使其在浮动配置下工作。

我知道内部模型可能有一些接地假设、但如果有任何权变措施（即使在子电路级别）、我将非常有兴趣尝试它。

再次感谢您的支持！

尊敬的 Alexandre：

我们的大多数比较器模型都未加密、因此您可以通过更改 PSpice 模型.zip 文件中包含的 tlv1h103-Sep.lib 进行修改。

在“编辑仿真配置文件“中打开数据收集中的“All"选项“选项、以便 PSpice 保存内部节点（因为您无法降级到模型的层次结构中）：

我做了一些修改试图使其正常工作、但闩锁子电路有问题、导致我的仿真出现一些故障。 我将深入研究它、看看我是否可以重写该块。

尊敬的 Alexandre：

我这边还会更新 我无法对模型实施任何快速修复。 似乎需要重写锁存块、并对 INPUTRNGE 子电路进行其他更改。 由于目前有相当多的建模积压,我不能真正给出何时将实施修复的估计。 由此给您带来的不便、我们深表歉意。

你好、小

感谢您的更新。 我知道这类更改可能需要时间、尤其是在当前的建模积压情况下。 如果您对时间线有更好的了解、请随时发布。

此致、
Alexandre