Other Parts Discussed in Thread: TLV9152
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器件型号： TLV9152-Q1
主题中讨论的其他器件： TLV9152
尊敬的团队：
我想问一下、在异常输入条件下、TLV9152‑Q1 出现了异常行为。
OPA 输入 IN+和 IN−（引脚 5 和引脚 6）被故意短接在一起（故障注入/应力测试）。
这一条件被理解为超出正常工作条件。
观察到的行为
两个 TLV9152‑Q1 样片在相同测试条件下显示了不同的行为：
示例 A
IN+/ IN−短接：
OPA 输出/MCU I/O 保持逻辑低电平
由于 MCU 下拉‑Ω、行为符合预期。
示例 B
IN+/ IN−短接：
OPA 输出 (PIN7)/ MCU I/O 上拉至~3.3V （逻辑高电平）
因此、MCU 检测到 I/O 为高电平。
已执行验证
要排除 MCU 相关原因、请执行以下操作：
串联电阻 R26 被移除、从而将 OPA 与 MCU 断开。
结果：
两个样本显示出相同的 MCU 行为。
MCU I/O 引脚在 MCU 上电‑期间短暂变为高电平 (~20ms)、然后由内部 100k 下拉‑拉至低电平。
这证实了：
MCU 复位/固件/内部拉电阻配置不是差异来源。
差异仅在连接 TLV9152‑Q1 输出时出现。
问题
为什么这两个样本表现出不同的行为？
这一差异是否是由‑输入短接时运算‑‑μ A 放大器输出电流的样本变化引起的、这种变化导致一个 MCU IO 被拉至 VIH（逻辑高电平）以上、而另一个 MCU IO 保持在 VIH（逻辑低电平）以下？
