[参考译文] BUF634A：使用复合放大器的电流 DAC 的 IV 转换

嗯、您要在环路内添加 BUF634A 的延迟、这是一个可管理的稳定性问题、但可能有一个运算放大器具有足够的输出电流、您认为在输出电流或最小负载方面需要什么？  

您正在使用什么 DAC -大多数是互补电流输出、如果您愿意、使用两个输出将改善 HD2。  

BUF634是一款单位增益电压缓冲器、它的趋稳速度不能超过内核运算放大器、通常搭配使用来实现更高的输出电流。 我认为您还需要其他东西。 只有所需的规格和源信息才能推动这一发展。  

在我所做的许多 Δ-Σ DAC 设计中、下面是一个使用采用 MFB 封装的 THS4561 FDA 的示例-不一定是您想要的、但重点是有很多选项、  

您好、Michael

  我使用的是具有2.4ma 差动电流输出的 Δ-Σ DAC es9039q2m。

我已经将 OPA1612用于 IV 级、但我正在尝试改善 IV 级

   为此，我计划使用 FET 运算放大器 opa1656 (对于 FET 具有出色的噪声) ，但我想在   下显著提高压摆率(至少100V/us 带宽(至少100Mhz)和稳定时间(300ns 或更高0.01%)。  所以我想使用一个复合放大器。 (当然、THD+N 非常重要)

  有什么建议？

还不够继续、但有几点、  

最大步长

2、趋稳是一个脉冲响应、HD 是一个正弦测试-两者都在做？  

3.为了实现最佳趋稳、请远离压摆限制-器件压摆限制是否是具有所需输出步长的小信号响应形状问题。 通过预览、二阶响应形状上的峰值 dV/dT 约为2.85*(Vstep)* F-3dB (这包括任何峰值效应、大约在0.7 <Q<4). 下适用

在这里尝试消除低速器件中的一些压摆率混淆-需要在接下来的几天内完成更高速度的压摆率文章-因此、祝您顺利地回答您的问题。 这一个涉及一阶响应从一个很大的压摆受限阶跃转换到一个部分压摆受限阶跃(但也增加了一个真正的较高极点的效果)。 如果您允许边沿转换限制、则您已暂时打开环路、要求它再次闭合以找到最终值-从而达到不确定的趋稳量。 如果你能成为这个故事的道德标准、保持线性。   

https://www.planetanalogue.com/separating-linear-from-slew-limited-performance-in-amplifiers-part-1-of-2-the-signal-sped-up-insight-14/