[参考译文] TLV3605：TLV3605 ||同步化

尊敬的 Shine：

您能否详细说明一下通过向比较器馈送时钟信号可以实现什么目标？ 我们的产品系列中的比较器是"连续时间"比较器。 它们不需要时钟信号 即可开关。 换句话说、比较器始终读取输入并将相应地进行切换。 比较器的 NLE/HYST 引脚用于调整比较器的迟滞或启用比较器的锁存功能。 一个示例用例是 触发 TLV3605 并锁存、然后 FPGA 检测比较器输出端的信号、执行相应的操作、然后清除锁存器以 继续使用。

SIU、您好！

其目的是将比较器的 LVDS 输出电压与 FPGA 的时钟同步、以确保当使用 FPGA 时钟对比较器输出进行采样时、它不会在无效的 LVDS 电压电平下对输出进行采样。 比如说在信号的差分 P & N 交叉期间、可以是逻辑高电平或逻辑低电平。

正如我提到过的、其中一个比较器输入是频率约为250MHz 的随机模拟信号、另一个输入是固定基准电压。 这意味着、比较器的输出 LVDS 电压本质上可以是随机的。 我当时检查比较器的锁存引脚是否足够快、能够处理来自 FPGA 的300MHz 的时钟信号、以便在时钟边沿期间每次 该比较器会产生一个输出并使用相同的时钟对比较器的 LVDS 输出电压进行采样。 请提出一种即使使用任何其他电路也可实现这一点的方法。

尊敬的 Shine：

感谢您澄清您的目标。 您将无法使用300MHz 时钟信号来同步 TLV3605。 300MHz 时钟信号表示一个3.33ns 的周期。 TLV3605锁存器的引脚具有-3ns 的建立时间和6ns 的保持时间。 这意味着随机输入将始终在无效的输入转换区域中进行转换：

退出锁存模式还会引入延迟 TPL：

如果要将时钟信号输入比较器的 LATCH 引脚、则需要考虑这两个方面的非理想因素。  

根据您的响应、您似乎希望使比较器的输出保持稳定、这样 FPGA 就不会在过渡状态下对比较器的输出进行采样。 FPGA 在过渡状态下采样是否会出现问题？ 如果目标是将比较器用作1位 ADC 以检测随机输入何时超过基准、则 FPGA 仍会量化比较器的 LVDS 输出、无论输出是否已稳定至有效的 LVDS 电平。 简单地在未锁存模式下对比较器的输出进行采样将更好地反映随机输入信号、因为没有转换要求、也没有由于比较器不断进入和退出锁存状态而增加的延迟。

LMH7322 是一款具有锁存器的器件、其建立时间和保持时间比 TLV3605短。 该器件可能更适合时钟信号、但请阅读上文以确定是否需要同步比较器。