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器件型号：TLV1842-Q1 主题中讨论的其他器件： TLV1832-Q1
工具与软件：
尊敬的 TI 支持部门：
我将查看 TLV1842-Q1的数据表、并想为电路添加迟滞。 从芯片连接迟滞电阻器(如下所示)是否正确、考虑方框图显示输出端有一个开漏？ 
此致
ENA
工具与软件：
尊敬的 TI 支持部门：
我将查看 TLV1842-Q1的数据表、并想为电路添加迟滞。 从芯片连接迟滞电阻器(如下所示)是否正确、考虑方框图显示输出端有一个开漏？
此致
ENA
何兆和克莱门、
抱歉打断您的困惑。 我的问题措辞很 差、我先前提供的图片令人困惑。 我知道在开漏输出之后需要一个上拉电阻器。
我的问题是、如果我要设计 OrCAD 原理图并向正反馈环路添加外部迟滞、那么将外部迟滞连接到比较器的输出是否正确、如下所示？ 我有点儿 担心、因为输出是开漏的、这意味着正反馈迟滞会从 Vin 连接到开漏输出。 这是正确的方法吗？
