[参考译文] MSPM0G3507：根据 SYSPLL_ERR_01 中的 FCC 的时钟精度

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https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/1594080/mspm0g3507-clock-accuracy-according-to-fcc-in-syspll_err_01

器件型号： MSPM0G3507

大家好！

SYSPLL_ERR_01 包含 FCC 的 WA。

5%的时钟精度与 SysPLL 本身的精度无关。相反、使用 FCC 时、会使用 LFCLK (3%) 和 SYSOSC (1%)、因此包括裕度 5%是合理的。

换句话说、如果遇到不锁定的 PLL、必须使用 FCC、这会导致 5%的误差。
如果 PLL 正常工作、则不需要使用 FCC、因此时钟精度取决于时钟源（例如，如果使用 SYSOSC 和普通 PLL、则会变为 1%）。

我的理解是、如果您遇到不锁定的 PLL、必须重新启动 PLL、直到它锁定。这是正确的吗？
另外、我还有一个关于“不锁定“的含义的问题。
例如、如果 SYSOSC = 16MHz 并将其乘以 PLL 可获得 32MHz、“不锁定“是否意味着它会保持在 16MHz？还是意味着准确度会变差？如果精度变得更差、我们应该期望的精度水平是多少？

此致、

ITO

3 个月前

0 admin 3 个月前

TI__Guru**** 2694555 points

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尊敬的 Ito：

我的理解是、如果您遇到未锁定的 PLL、则必须重新启动 PLL、直至其锁定。这是正确的吗？

正确。

如果 PLL 输出时钟存在但不正确、则可能会影响您的应用逻辑。（如果 PLL 时钟与预期有较大差异，则出现通信错误）。

此外、我对“不锁定“的含义有疑问。

更准确地说、PLL 不会锁定到正确的频率。

这意味着 PLL 时钟不正确但稳定。例如、SYSPLL 输出 79MHz 而不是 80MHz（用户在其代码中设置）。

B.R.

Sal

0 admin 3 个月前

TI__Guru**** 2694555 points

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尊敬的 Sal：

我现在明白了“不锁定“的含义。
我们经常收到客户的问题：“在±以内、它无法锁定的百分比是多少？“ （例如“1MHz ~ 80MHz ~“MHz"）“）。
是否没有可用的特定变体数据？
或者、变化是否完全随机？

此致、

ITO

0 admin 3 个月前

TI__Guru**** 2694555 points

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尊敬的 Sal：

这是另一个关于“不锁定“含义的问题。
例如、如果目标频率是 80MHz 、是否意味着它最终锁定在 79MHz ？
或者、这是否意味着当目标频率是 80MHz 时 、它会在 79MHz 至 81MHz 的范围内波动 ？
换句话说、当 PLLEN 第一次从 0 切换到 1 时、频率为 79MHz、 但当 PLLEN 第二次从 0 切换到 1 时、它变为 81MHz 吗？

此致、

ITO

0 admin 3 个月前

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尊敬的 Ito：

是否没有可用的具体变体数据？

无具体变化数据。我们观察到的频率较低时更频繁、但其位置比设置大。

例如、如果目标频率为 80MHz 、是否意味着它最终锁定在 79MHz ？

是的、锁定在 79MHz 中的稳定频率、不会在 79 到 81MHz 之间波动。

换句话说、当 PLLEN 第一次从 0 切换到 1 时、频率是 79MHz 、但当 PLLEN 第二次从 0 切换到 1 时、它是否会变成 81MHz ？

这也是正确的、下次可能是不同的不正确频率。

虽然发生这种问题的可能性非常小、但我在基准测试中看不到频率以 2 次连续锁定不正确的情况。

B.R.

Sal

0 admin 3 个月前

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尊敬的 Sal：

感谢您的答复。

无法锁定的器件的精度（±%）是多少？
客户担心该值可能与配置的设置有多大差异。例如、当设置为 80MHz 时、该值不锁定的实际范围是多少？是否尚未收集此类数据？

此致、

ITO

0 admin 3 个月前

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尊敬的 Ito：

无法锁定的设备的准确度（±%）是多少？

未最终确定偏差。

它多种多样、可以更低至 KHz。我没有看到基准测试所示频率高于设置频率、但可能高于 80MHz（示例）。

B.R.

Sal

0 admin 3 个月前

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尊敬的 Sal：

我已查看示例代码。

精度范围为±0.3%、但这是因为时钟源为 HFXT 吗？
如果有任何背景信息、请告诉我。

我想检查 PLL 重新配置引起的变化、因此在完成 LFOSC 计数后、
我禁用 PLL、然后立即将其启用。
我运行此算法 1024 次并记录了 LFOSC 计数值。

平均 LFOSC 计数值比 64MHz 的目标计数值低 1%。
在 3σ Ω 时、变化为–7%至+5%。

在我的代码中、我只实现了：
禁用 PLL→启用 PLL→等待 PLL 稳定
我没有对 SYSOSC 执行任何禁用/启用操作。

我认为这些结果是相当严重的。是否有任何改善措施？
这会在下一个 SDK 中解决吗？

此致、

ITO

0 admin 3 个月前

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尊敬的 Ito：

精度范围为±0.3%、但这是因为时钟源是 HFXT 吗？

不确定。

关键点是检测 PLL 基准时钟和输出时钟、这可以减轻基准时钟 (LFCLK) 精度影响。

代码中定义的抖动限制是与 PLL 基准输入时钟 (SYSOSC 或 HXFT) 相比的 PLL 输出频率偏差。而不是绝对频率。

例如、您将 HFXT 设置为 4MHz 作为 SYSPLL 基准时钟（输入时钟）、然后实际的 HFCLK 是 4.4MHz、其值为 10%。在 PLL 检查期间、其 FCC 检查误差仍可在 0.3%宽范围内、因为 4.4MHz 输出将为 PLL*20=PLL 80.8MHz（理想）。

平均 LFOSC 计数值比 64MHz 的目标计数值低 1%。

实际的 LFOSC 计数无关紧要、因为我们将 LFOSC 用于 PLL 输入和输出、即使它与标准 32768Hz 相比具有更大的偏移量、也只会影响 FCC 计数上的一些舍入误差。

在 3σ 时变化为–7%到+5%。

变化也无关紧要、因为我们不将 LFOSC 视为标准 32768Hz 时钟。我们将 SYSPLL 输入时钟视为标准时钟、然后判断 SYSPLL 输出频率。

只要 PLL 已启用并启用、LFOSC 计数就应随着 SYSPLL OUT 频率保持固定。

B.R.

Sal

0 admin 3 个月前

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尊敬的 Sal：

我知道、根据使用 FCC 获得的 LFOSC 计数值、
我们将通过 PLL 检查 MFCLK 的精度、并确定是否需要重新配置 PLL。
例如、生成 64MHz 的 MCLK 时、LFOSC 计数值的变化约为–7%至+5%。
在这种情况下、MCLK 是否会设置在 59.52MHz 到 67.2MHz 的范围内？
我假设您提供的解释是 LFOSC 计数值和 MCLK 设置值不是一对一的关系、但老实说、
我不太明白。

此致、

ITO

基于 Arm 的微控制器（参考译文帖）

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