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[参考译文] AM263P4-Q1：在 DevBoot 模式下、Sitara Am263P4 定制硬件上具有 180 秒 WD 超时

admin
Guru**** 2835625 points

Other Parts Discussed in Thread: AM263P4

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/1601061/am263p4-q1-180-second-wd-timeout-on-sitara-am263p4-custom-hardware-in-devboot-mode

器件型号： AM263P4-Q1
主题： AM263P4 中讨论的其他器件

我们当前遇到了一个问题、即当引导引脚设置为 DevBoot 时、具有 Sitara AM263P4 的定制电路板每 180 秒进行一次复位。  在我们的电路板上、引导引脚可通过跳线进行切换。  引导引脚当前设置为 DevBoot、我们正在调试主应用程序。  我们在技术参考手册中找到一个页面、其中指出“检测到任何故障... 将导致热重置 180 秒后“。  我们还找到下面链接的 E2E 帖子、其中指出、如果所有引导映像位置都没有有效的映像、则“系统进入紧急模式并在 180 秒后复位“、但似乎这适用于需要启动映像的非 DevBoot 模式。   

问题是：

当引导引脚配置为 DevBoot 模式时、为什么我们的系统会在 180 秒后复位？  

我们如何解释第 5.9.2 节记录器中的“调试字“（突出显示为绿色）？  

如何在 DevBoot 中关闭这个 180 秒复位来进行调试？

 image.png

 https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/1472201/am263p4-q1-uniflash-cannot-flash-by-xds11s-in-qspi-1s-boot-mode/5661138?tisearch=e2e-sitesearch&keymatch=am263p4%2520180

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    TI__Guru**** 2835625 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、

    请注意,由于假日季,回复可能会有一些延迟。  

    此致、
    Aj Favela.  

  • 0
    TI__Guru**** 2835625 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Theo：

    您能否检查看门狗是否来自 PMIC？ 只是为了再次确认。

    除此之外、您能否从控制台共享 GEL 加载打印内容？ 我将从今天开始接种疫苗,反应将被推迟

  • 0
    TI__Guru**** 2835625 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    看门狗不是来自 PMIC、无论 PMIC 配置如何都是如此、但我们当前的配置将 PMIC WD 设置为 7 秒开放窗口、3 秒关闭窗口和 7 次复位失败、但即使在配置 PMIC 看门狗之前的临界点处停止、也可能会发生 180s 超时。   

    以下是 GEL 输出：  

    Cortex_R5_0: ***OnTargetConnect() Launched***

Cortex_R5_0: AM263Px Initialization Scripts Launched. 
Please Wait...


Cortex_R5_0: AM263Px_Cryst_Clock_Loss_Status() Launched
Cortex_R5_0: Crystal Clock present 
Cortex_R5_0: AM263Px_SOP_Mode() Launched
Cortex_R5_0: SOP MODE = 0x00000003    
Cortex_R5_0: OSPI (8S) - Octal Read Mode
Cortex_R5_0: AM263Px_Read_Device_Type() Launched
Cortex_R5_0: EFuse Device Type Value = 0x000000AA    
Cortex_R5_0: AM263Px_dual_or_lockstep_mode() Launched
Cortex_R5_0: r5fss0 = 0x00000100    
Cortex_R5_0: r5fss1 = 0x00000100    
Cortex_R5_0: R5FSS0 is in Lockstep mode 
Cortex_R5_0: R5FSS1 is in Lockstep mode 
Cortex_R5_0: MSS_CTRL Control Registers Unlocked
Cortex_R5_0: MSS_TOP_RCM Control Registers Unlocked
Cortex_R5_0: MSS_RCM Control Registers Unlocked
Cortex_R5_0: MSS_IOMUX Control Registers Unlocked
Cortex_R5_0: TOP_CTRL Control Registers Unlocked
Cortex_R5_0: *** R5FSS0 DualCore Reset ***
Cortex_R5_0: *** R5FSS1 DualCore Reset ***
Cortex_R5_0: R5F ROM Eclipse
Cortex_R5_0: R5FSS0_0 Released
Cortex_R5_0: R5FSS0_1 Released
Cortex_R5_0: R5FSS1_0 Released
Cortex_R5_0: R5FSS1_1 Released
Cortex_R5_0: L2 Mem Init Complete
Cortex_R5_0: MailBox Mem Init Complete
Cortex_R5_0: r5fss0 = 0x00000001    
Cortex_R5_0: r5fss1 = 0x00000000    
Cortex_R5_0: R5FSS0 is in Dual-Core mode 
Cortex_R5_0: R5FSS1 is in Dual-Core mode 
Cortex_R5_0: CORE PLL Configuration Complete
Cortex_R5_0: PER PLL Configuration Complete
Cortex_R5_0: SYS_CLK DIVBY2
Cortex_R5_0: DPLL_CORE_HSDIV0_CLKOUT0 selected as CLK source for R5FSS & SYS CLKs
Cortex_R5_0: CLK Programmed R5F=400MHz and SYS_CLK=200MHz 
Cortex_R5_0: Configure all Peripheral clocks()
Cortex_R5_0: 

 *** Enabling Peripheral Clocks *** 
Cortex_R5_0: Enabling RTI[0:3] Clocks 
Cortex_R5_0: RTI0 Clock Enabled (200MHz)
Cortex_R5_0: RTI1 Clock Enabled (200MHz)
Cortex_R5_0: RTI2 Clock Enabled (200MHz)
Cortex_R5_0: RTI3 Clock Enabled (200MHz)
Cortex_R5_0: Enabling RTI_WDT[0:3] Clocks 
Cortex_R5_0: WDT0 Clock Enabled (200MHz)
Cortex_R5_0: WDT1 Clock Enabled (200MHz)
Cortex_R5_0: WDT2 Clock Enabled (200MHz)
Cortex_R5_0: WDT3 Clock Enabled (200MHz)
Cortex_R5_0: Enabling UART[0:5]/LIN[0:5] Clocks 
Cortex_R5_0: LIN0_UART0 Clock Enabled (160MHz)
Cortex_R5_0: LIN1_UART1 Clock Enabled (160MHz)
Cortex_R5_0: LIN2_UART2 Clock Enabled (160MHz)
Cortex_R5_0: LIN3_UART3 Clock Enabled (160MHz)
Cortex_R5_0: LIN4_UART4 Clock Enabled (160MHz)
Cortex_R5_0: LIN5_UART5 Clock Enabled (160MHz)
Cortex_R5_0: Enabling OSPI Clocks 
Cortex_R5_0: OSPI0 Clock Enabled (133MHz)
Cortex_R5_0: Enabling I2C Clocks 
Cortex_R5_0: I2C Clock Enabled (48MHz)
Cortex_R5_0: Enabling TRACE Clocks 
Cortex_R5_0: Trace Clock Enabled (250MHz)
Cortex_R5_0: Enabling MCAN[0:3] Clocks 
Cortex_R5_0: MCAN0 Clock Enabled (80MHz)
Cortex_R5_0: MCAN1 Clock Enabled (80MHz)
Cortex_R5_0: MCAN2 Clock Enabled (80MHz)
Cortex_R5_0: MCAN3 Clock Enabled (80MHz)
Cortex_R5_0: Enabling MMCSD Clocks 
Cortex_R5_0: MMCSD Clock Enabled (48MHz)
Cortex_R5_0: Enabling MCSPI[0:4] Clocks 
Cortex_R5_0: MCSPI0 Clock Enabled (48MHz)
Cortex_R5_0: MCSPI1 Clock Enabled (48MHz)
Cortex_R5_0: MCSPI2 Clock Enabled (48MHz)
Cortex_R5_0: MCSPI3 Clock Enabled (48MHz)
Cortex_R5_0: MCSPI4 Clock Enabled (48MHz)
Cortex_R5_0: Enabling CONTROLSS Clocks 
Cortex_R5_0: CONTROLSS Clock Enabled (400MHz)
Cortex_R5_0: Enabling CPTS Clocks 
Cortex_R5_0: CPTS Clock Enabled (250MHz)
Cortex_R5_0: Enabling RGMI[5,50,250] Clocks 
Cortex_R5_0: RGMII5 Clock Enabled (5MHz)
Cortex_R5_0: RGMII50 Clock Enabled (50MHz)
Cortex_R5_0: RGMII250 Clock Enabled (250MHz)
Cortex_R5_0: Enabling XTAL_TEMPSENSE_32K Clocks 
Cortex_R5_0: TEMPSENSE Clock Enabled (32KHz)
Cortex_R5_0: Enabling XTAL_MMC_32K Clocks 
Cortex_R5_0: XTAL_MMC Clock Enabled (32KHz)
Cortex_R5_0: 

 ***All IP Clocks are Enabled*** 

Cortex_R5_0: CPU reset (soft reset) has been issued through GEL on program load.
Cortex_R5_2: CPU reset (soft reset) has been issued through GEL on program load.
Cortex_R5_3: CPU reset (soft reset) has been issued through GEL on program load.

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    TI__Guru**** 2835625 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Theo：

    如您所说、电路板处于开发引导模式、但从 GEL 脚本的日志中可以看到、它处于 OSPI 8s 引导模式。

    Cortex_R5_0：SOP 模式= 0x00000003
    Cortex_R5_0：OSPI (8S)-八路读取模式
    Cortex_R5_0：已启动 Px_Read_Device_Type ()

    您可能需要重新检查 SOP 引脚、并将其正确配置为开发引导模式。