Other Parts Discussed in Thread: TM4C1292NCPDT
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器件型号： TM4C1292NCPDT
您好、
我希望您在下面查阅。
*我的一位客户遇到了与 divsclk 信号反射相关的问题。
客户设置低驱动强度来考虑过冲、但高频分量会伴随该时钟的上升沿和下降沿。
因此、客户观察到上升沿和下降沿出现失真（非线性元件）。
客户通过将的更高驱动强度更改为 divsclk（不出现失真，客户表现出过冲）来解决此问题、但客户会对 TM4C 的 PLL 提出以下问题。
*数据表“5.2.5.5 PLL“显示了所需的时钟源的生成方式,但这只显示了频率因子。 有什么建议我们应该如何控制 PLL 输出的上升/下降沿的斜率?
（例如，可以控制与 VCO 因素相关的因素，例如用于调整环路滤波器的电抗。）
此致、
