Other Parts Discussed in Thread: AM620-Q1
器件型号： AM620-Q1
主题中讨论的其他器件： SysConfig、
您好团队：
在 AM6204 中、R5F/M4 内核通常通过 RAT（基于区域的地址转换）访问系统外设（例如 CPSW 以太网）。
在此背景下、我想了解 RAT 对性能和延迟的影响：
与来自 A53 的本机系统地址访问相比、当 R5/M4 访问以太网寄存器或 DMA 缓冲器时、RAT 是否会引入任何额外的访问延迟？
如果是、TI 是否可以分担每个交易的大致周期开销？
RAT 地址转换是否在具有流水线访问的硬件中完全处理、或者在某些情况下是否会引入串行化/停滞的事务？
对于 1000Base-T 用例、将以太网从 R5/M4 驱动而不是从 A 内核驱动时、RAT 是否会对吞吐量或数据包延迟产生有意义的影响？
任何量化指导（周期数，带宽影响或架构说明）都将非常有用。
尊敬的 Anand：
感谢您的查询！
请允许我有时间进行内部研究。
目前、我在这个 Sitara MPU 线程中找到了一些提示：
(+) AM62A3：DM 内核访问 MCU_MCAN 寄存器空间、关于 RAT 的阐述 — 处理器论坛-处理器 — TI E2E 支持论坛
RAT 可能不会花费任何周期或最少的周期数:
可能还需要与以太网 CPSW0_NUSS 寄存器访问上下文中的主管专家进行讨论。
请预计可能会在一两天内延迟。
我感谢你的耐心！
此致
Anastas Yordanov
您好、Anand、
以下是专家的回答：
“单管道延迟“的含义是什么？
A1：这表示一个时钟周期延迟。 假设 RAT 以频率 f（以 MHz 为单位）运行、这意味着 1000/f [ns]延迟。
示例：从 AM620-Q1 的 SYSCLK/时钟树工具中可以看到默认的 RAT 接口时钟频率等于 MCU_SYSCLK0/2 = 400MHz / 2 = 200MHz、即单管道延迟为 1000/200 = 5ns。
您能否就 MCU 的时钟频率进行解释？
A2： RAT 使用接口时钟工作。 该接口可以是内核时钟的整数分频。
当 延迟仅适用于命令端时、这意味着中断将没有任何延迟、或者它不会通过 RAT？ 我的理解是否正确？
答 3：中断是一种控制信号、不会像 通过 RAT 的事务那样通过同一条路径、因此中断信号没有延迟。
我希望这一点澄清！
谢谢
此致
Anastas Yordanov
