[参考译文] TMS570LS3137：TMS570LS3137的 SRAM2位 ECC 故障注入问题？

您是否意味 着未设置 FEDACSTATUS 的位8？ 如果出现2位 ECC 错误，则应设置此位。

我仍然不明白，为什么在测试 SRAM_ECC_ERROR_Forcing_2BIT 或 SRAM_ECC_2BIT_Fault_Inject 时，会出现无法纠正的闪存错误？ SECDED 是否未独立检测到 SRAM 的2BIT 故障和闪存的2BIT 故障？

另一个问题是，执行 SRAM_ECC_ERROR_ENCED_2BIT 测试时，测试结果失败，调试信息被打印。 如果发现 SR1[2]的位3未设置，但输入了数据中止中断，但此标志为“未设置。”

SR1[2]通常应为0x28，但打印结果为0x20，测试函数的返回结果也是失败。我不理解两者之间的影响。

请回复，非常感谢。

后来，我阻止异常响应状态语句闪烁，我发现测试可以通过。 原因是什么？ 测试是否由于 SRAM 2BIT 测试期间生成异常闪存中断而失败？

您好，晓红，

FEDACSTATUS 位不应设置为 SRAM ECC 错误，而应设置为闪存 ECC 错误。  

我在上一篇帖子中的消息是：“如果出现2位闪存 ECC 错误，应该设置此位。”

由于设置了 ESM3.7，因此“else if((ESM_Grp3_mask ==(((grp_channel&ESM_Grp3_mask ))”和(ESM_G3ERR_FMC_Uncorr ==(grp_channel&0x0000ffff))”将变为 true。 您能否检查 ESM3.7的设置时间，SRAM 自检前或 SRAM 自检期间？  

SR[2]的位3和位5是由偶数地址和奇数地址上的2位 ECC 错误引起的。

偶数地址为：0x08000000 + N*0x08   ，其中 N=0,2，4,6,8，...

ODD 地址是：0x08000000 + N*0x08    ，其中 N=1,3,5,7,...