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您好!
我正在使用 Hercules TMS570LC43x 开发套件来模拟未来电路板的软件。 我对时钟配置有以下要求:
- 240MHz 时的 GCLK。
- HCLK 为120MHz。
- VCLK 为40MHz。
我还使用以下参数启用 SCI1作为串行调试输出:
-波特率为115200。
- 1个停止位。
8位长度。
由于40MHz VCLK 输入时钟、HALCoGen (04.07.01)会自动将预分频寄存器的值配置为21。 该值与技术参考手册一致。
在构建和执行代码后、我会在终端上观察到无效字符、这意味着串行线路的输出频率可能不正确。 使用示波器进行的快速测量表明、频率稳定且接近170 MHz。 这是一个惊喜、因为我以前使用过具有多种时钟配置的 SCI1、但从未发现任何问题。
我将参考配置修改为修改后的配置。 我只需更改 VCLK1分频器、将频率从40MHz 修改为60MHz。 因此、HALCoGen 将 SCI1的预分频寄存器从21更新为32以满足要求、并且工作正常。
我不明白为什么原始配置会导致不良的串行输出频率。 有关时钟和 SCI 模块的所有约束似乎都已满足。
我将这2个项目作为附加文件放置、以帮助您进行调查。
此致、
您好!
我使用外部 UART 转 USB 转换器进行了测试、一切正常。 当我使用 JTAG 仿真器使用的板载 FTDI 时、符号也无效。
您可以使用不同的 SCI 进行测试。
感谢您的回答。
很遗憾、我无法快速测试您的配置、因为我临时切换到另一个项目。 我执行了其他测试、结果如下。
由于 VCLK 的低频率(40MHz)与各种 TMS570LC43用例相关、低预分频值是否有可能在 SCI 输出上产生不稳定?
如果您有一个基本项目、其中包含我的时钟频率要求、并且该项目使用 SCI3、我们将不胜感激。 无论如何,这对我来说并不是一个严重的问题,但我会理解。
此致、
您好!
我将研究这个问题、以重复这个问题。
您好!
我可以重复此操作、并进一步了解这种情况的发生原因。
您好!
我注意到、即使设置是针对40MHz、SCI 模块仍在60上。 如果您将 BRS 更改为60MHz、则可以正常工作。 我正在尝试找出这 种情况的原因。
您好!
我从同事那里收到了与勘误表 GCM#60相关的信息( SPNZ232B.pdf)
您好!
感谢您的反馈。
勘误表 GCM#60是关于 HCLK = VCLK2 = VCLK 时钟配置的、但正如第一篇文章中所述、我的要求是 HCLK 为120MHz、VCLK 为40MHz、因此 VCLK = HCLK/3。 我尝试在时钟配置中应用补丁、但没有成功。
您能否提供有关解决问题的方法的更多信息?
此致、
您好!
我将在不同的 VCLK 上测试带隙
您好!
我注意到了这个问题。 我将调查导致此问题的原因。