主题中讨论的其他器件：INA240、 LM3S8971、 DRV8305、 INA282
TI 能 不能更 好地说明死区发生器和 延迟计数器的结构门控和时序逻辑、以便能够通过嵌入式软件正确控制它们？
根据 数据表、死区发生器 PWMA 输入不会在上升沿触发23.3.5图23-6、因为如果在将这些位设置为高电平后启用 PWMnDBCTRL、即使在 PWMENABLE 位的输出中也不会发生延迟。 PMWA 延迟的设置应在 MCU 的输出引脚出现二进制代码更改时完成、 但这在物理上是不可能的、因此死区库在 PWM 转换之前提供 。
信号 输出 PWM0-A 的死区延迟 实际上 出现在 PWMA 的下一个下降沿、此时 特定的 PWMENABLE 输出被 PWM0发生器局部同步更新。
更具体 地说、如果在循环调用中使用 PWMnDBCTRL 来控制 PWMA 的信号延迟、则在 PWMENABLE 中将 PWMA 位的上升沿设置为高电平后启用 DBCTRL 位、不会延迟信号。
只有在这些输出位首先被切换为低电平之后、PWMA 信号才会有一个脉宽被 PWMnDBRISE/FALL 寄存器中设置的延迟周期增加。 这种行为似乎表明死区延迟 计数器仅在 PWMA 边沿 从 高电平变为低电平(下降边沿)、而不是如所述从低电平变为高电平(上升边沿)时触发 23.3.5. 图23.2显示了 PWMENABLE 寄存器之前存在 PWM0发生器死区结构、该寄存器将信号连接到 MCU 引脚、并且在 PWMENABLE 寄存器中二进制代码变化的上升沿没有延迟计数器对引脚状态变化的反应、以设置 延迟 通过嵌入式软件的 PWMA 下降沿事件。
我们 必须在 FET 栅极的高电平到低电平转换上插入延迟(扩展脉冲宽度)、以确保所有 FET 在 下一个导通时实际关闭、从而避免单 个发生器发生逆变器击穿。
因此、为了 更好地控制输出引脚状态延迟 、结构似乎也是错误的设计、并且当两个 PWMA/B 延迟应该是单独的使能位时、嵌入式 SW 工程师被强制在一起控制。
