[参考译文] TMS570LC4357：ESM 组2位3错误-- Cortex-R5内核致命总线错误

由于与 Cortex R5F 相关的新总线结构、LC4357中使用了此 ESM 错误。 如您所知、存储器(SRAM 和闪存)位于 L2总线接口上。 当发生不可纠正的 ECC 错误等严重错误时、该错误将通过此 ESM 通道被捕捉为已标记。 由于总线结构和 CPU 错误通知的延迟、这是 LC4357的独有特性。 由于延迟、无法区分 RAM 中的不可纠正错误与闪存中的不可纠正错误。 更多信息、请参阅 TRM 中与闪存和 SRAM 相关的事件总线使用讨论。

你好、Chuck、

因此、当用户获得 ESM 组2位3错误时、以下寄存器中至少有一个将包含双位 ECC 错误标志集：

L2RAMW 错误状态寄存器(RAMERRSTATUS)
闪存全局错误和状态寄存器(FEDAC_GBLSTATUS)

这是正确的说法吗？
请确认。

假设根据 TRM 和 ARM 文档正确设置了接口。

谢谢你。
此致
Pashan

您好 Pashan、

 当在 CPU AXI-M 总线上检测到不可纠正的 ECC 错误时、CPU 通过其事件总线接口将此错误事件发送给 CPU。 然后、EVENTBUS (48)被直接连接至 ESM GP2.3。 在 L2RAMW 或 L2FMC 中未捕获任何标志。 如 Chuck 所述、LC4357是一种基于高速缓存的架构。 它不同于 LS31xx 类型的器件。 从 L2FMC 闪存包装程序将数据返回到 CPU 的 AXI 接口、直到检测到的错误在周期方面不再是确定性的。 闪存/RAM 包装程序不能再将一个在事件总线上检测到/发出的 ECC 错误与引起它的错误地址相关联。 因此、闪存/RAM 包装程序中也没有不可纠正的错误地址寄存器。

 在我看来、Cortex-R5架构也存在一些缺陷。 当检测到不可纠正的 ECC 时、它只通过事件总线向错误事件发出信号。 但是、它不会在其边界上输出相关的错误地址。 我们只能将事件总线(48)路由到 ESM。 未记录错误地址。 您不能在 CPU 中使用数据故障地址寄存器。 仅用于 在 ATCM / BTCM 上检测到的故障、而不用于 AXI。

您好、Charles、

感谢您详细解释 IP 块之间的连接。

那么、TMS570LC4357器件中 FEDAC_GBLSTATUS 寄存器的位13将在什么条件下设置？

与 FEDAC_GBLSTATUS 寄存器第13位的 TRM 中一样、隐式读取意味着什么？

热切地等待您查尔斯的来信。
谢谢你。
此致
Pashan

您好 Pashan、
FEDAC_GBLSTATUS 的第13位与包装程序在 CPU 从复位状态释放之前从闪存组中隐式读取相关。 系统复位后、包装程序将从闪存组的 OTP 扇区执行一些读取。 读取包括读取 AJSM 密码和器件配置。 这些读取不是 CPU 读取。 CPU 仍然保持在复位状态。 在闪存包装程序内有 ECC 逻辑、此逻辑将检测这些隐式读取的 ECC 故障。 这两次读取完成后、CPU 从复位状态中释放出来。

您好、Charles、

非常感谢您提供的所有这些解释和见解。
因此、如果我看到系统中设置的 ESM 组2位3、那么本质上它是器件内的芯片错误、假定闪存 ECC 内容在所有地方都是正确的。
是这样吗？
请确认。
谢谢你。
此致
Pashan