• 状态 Resolved
  • 已锁定 已锁定
  • 回复 9 回复
  • 订户 0 订户
  • 视图 428 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TM4C123BH6ZRB：GPIO 在启动期间被拉低

admin
Guru**** 2616675 points

Other Parts Discussed in Thread: TM4C123BH6ZRB, TM4C123GH6PGE

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/588047/tm4c123bh6zrb-gpio-pulled-low-during-startup

器件型号：TM4C123BH6ZRB
主题中讨论的其他器件： TM4C123GH6PGE

大家好、

我们正在使用 TM4C123BH6ZRB、在启动期间、我们注意到、无论我们将 GPIO 配置为输入还是输出、MCU 都会将 GPIO 线路拉低大约200ms。 是否有办法防止这种情况发生？

此致、

Akash Patel  

  • 0
    TI__Guru**** 2616675 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您不会注意到(任何)是否与(该) GPIO 绑定、或者如果这样、"下拉"会影响多个/大多数 GPIO？ 公司/我曾经遇到过这种情况、但只有当互连的"外部世界"设备的加电速度远远快于 MCU 时。

    与往常一样-是否已在"合理"数量的董事会上注意到这种影响？ 除了这个问题-其余的 MCU 行为是否满足预期？
  • 0
    TI__Guru**** 2616675 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我想知道器件在启动时的行为是否使得引脚无论引脚是如何配置的都被拉至低电平。 我们在所有 MCU 引脚上都注意到了这一点。

    此致、
    Akash Patel

  • 0
    TI__Guru**** 2616675 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    从复位开始、在引脚可以配置之前、它们处于高阻抗状态。 根据泄漏情况、它们可以浮动在低或高。 仅通过示波器探头的泄漏电流可能会将其拉低。 如果在软件配置引脚之前必须将这些引脚拉高、则需要添加一个外部上拉电阻器。

  • 0
    TI__Guru**** 2616675 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    [引用 user="Akash Patel"]我们在所有 MCU 引脚上都注意到这一点。

    我的问题中有一个答案-在您的帮助下提供。

    Silent 是受此影响的"板数量-或 MCU"。   过去是否使用过该精确的 MCU 模型？   (其他/过去)此类董事会是否可供检查？

    此外、您还缺少了有关如何测量这种"拉低"行为的任何说明、但这些说明很有用。   您使用不同值的"上拉电阻器"(我怀疑)进行实验时、将揭示 GPIO 是否(实际上)驱动到"合法"的低电平。  (即、使用1K6的"上拉"将需要(接近) 2mA 来创建"诚实"逻辑低电平。)

  • 0
    TI__Guru**** 2616675 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    尊敬的 Bob：

    我们刚刚在两个电路板上对此进行了一些测试、结果都相同。 我们能够测试电路板上的 PJ[0：7]、PK[0：7]和 PL[0：3]引脚、因为这些引脚已经具有外部上拉电阻。 PJ[0：7]和 PL[0：3]的行为符合预期、即使通过 MCU 关断和上电也能保持高电平、但在 PK[0：7]上、我们看到这些引脚在重新上电时会变为低电平大约200ms 左右。 即使到引脚的唯一连接是连接到3.3V 的电阻器、也会发生这种情况。 似乎 MCU 出于某种原因将 PK[0：7]引脚拉低、但我们无法测试的其他引脚。

    对可能发生的情况有什么想法？ 对于 PK 引脚、我们是否需要考虑一些特殊情况？

    此致、
    Akash Patel
  • 0
    TI__Guru**** 2616675 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    检查我们的(私人公司)注释-这是否不是已确认(已识别勘误表)的行为-我们是否可以问："Port _K 出现在您的端口初始化顺序中的什么位置？ (例如、第一个、中间、最后一个)不会影响更改该顺序-以及测试/观察。

    如果这些 Port_K 引脚中的大多数(更好的仍然是所有)出现在"一侧"(4侧 MCU)、我们的记录显示 VDD 引脚(MCU 的同一侧)可能"错过"(路由错误)-或焊接不当。 (在 MCU 复位期间最好观察到这种影响-一旦复位完成、这种影响可能会被"屏蔽"。。。)

    让记录显示(之前)您写过、"不需要的 GPIO"驱动到低电平"发生在所有 GPIO 引脚上。   我们对该报告提出质疑-现在请注意、您报告的效果是"有限的！"  (仅 PORT_K)

  • 0
    TI__Guru**** 2616675 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我无法在这里的 TM4C123GH6PGE 器件上重复该行为。 为了清楚地将硬件与固件分离、您是否要在 PK0上使用上拉电阻器重复实验、并完全擦除器件？

  • 0
    TI__Guru**** 2616675 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    尊敬的 Bob：

    我们昨天在两个 MCU 上尝试过。 一个没有加载代码(从工厂中新鲜)、另一个没有空项目。 相同的结果。 您是否有可用于测试的 TM4C123BH6ZRB 之一？

    我们看到、即使我们未初始化引脚、也会发生这种情况。

    此致、
    Akash Patel
  • 0
    TI__Guru**** 2616675 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    遗憾的是、我没有 TM4C123BH6ZRB、但是两个器件上的端口 K 引脚完全相同。 我强烈怀疑电路板上的这些引脚可能无意中连接到了其他器件。