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大家好、
我们正在使用 TM4C123BH6ZRB、在启动期间、我们注意到、无论我们将 GPIO 配置为输入还是输出、MCU 都会将 GPIO 线路拉低大约200ms。 是否有办法防止这种情况发生?
此致、
Akash Patel
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大家好、
我们正在使用 TM4C123BH6ZRB、在启动期间、我们注意到、无论我们将 GPIO 配置为输入还是输出、MCU 都会将 GPIO 线路拉低大约200ms。 是否有办法防止这种情况发生?
此致、
Akash Patel
[引用 user="Akash Patel"]我们在所有 MCU 引脚上都注意到这一点。
我的问题中有一个答案-在您的帮助下提供。
Silent 是受此影响的"板数量-或 MCU"。 过去是否使用过该精确的 MCU 模型? (其他/过去)此类董事会是否可供检查?
此外、您还缺少了有关如何测量这种"拉低"行为的任何说明、但这些说明很有用。 您使用不同值的"上拉电阻器"(我怀疑)进行实验时、将揭示 GPIO 是否(实际上)驱动到"合法"的低电平。 (即、使用1K6的"上拉"将需要(接近) 2mA 来创建"诚实"逻辑低电平。)
检查我们的(私人公司)注释-这是否不是已确认(已识别勘误表)的行为-我们是否可以问:"Port _K 出现在您的端口初始化顺序中的什么位置? (例如、第一个、中间、最后一个)不会影响更改该顺序-以及测试/观察。
如果这些 Port_K 引脚中的大多数(更好的仍然是所有)出现在"一侧"(4侧 MCU)、我们的记录显示 VDD 引脚(MCU 的同一侧)可能"错过"(路由错误)-或焊接不当。 (在 MCU 复位期间最好观察到这种影响-一旦复位完成、这种影响可能会被"屏蔽"。。。)
让记录显示(之前)您写过、"不需要的 GPIO"驱动到低电平"发生在所有 GPIO 引脚上。 我们对该报告提出质疑-现在请注意、您报告的效果是"有限的!" (仅 PORT_K)