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[参考译文] TM4C1294KCPDT：用于多从器件的 SPI 终端

admin
Guru**** 2457760 points
Other Parts Discussed in Thread: ADS1298, ISO7840, ISO7841, TM4C1294NCPDT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/643087/tm4c1294kcpdt-spi-terminations-for-multiple-slave

器件型号：TM4C1294KCPDT
主题中讨论的其他器件：ADS1298、 ISO7840、 ISO7841、 TM4C1294NCPDT

你好！

我们有一个将多个 ADS1298 (3个)连接到 TM4C1294的系统。

3个 ADS1298以菊花链方式连接在一起。(在初始化/工作期间、可以通过芯片选择 AFE1或 AFE2+AFE3)

在 SPI 线路(串行终端)的正确端接方面、我需要一些帮助、尤其是 SCLK 和 MOSI 线路(以防止振铃并最大限度地降低 EMI 辐射)

这是一个简化的方框图。

此时、我确信 黄色端接点位置良好。 但我不知道如何最好地端接 SCLK 和 MOSI 线路、因为在电隔离之后、线路被路由到3条线路上、并且3段的长度不同。 AFE2和 AFE3彼此靠近。  

那么我的问题是在哪里放置端接电阻器？  

我是否只需要在 SCLK 和 MOSI 的红色端接点放置、或者我是否还需要/仅需要在蓝色端接？ 那么，要在每个腿上的 Y 分割之后，或者/和分割之前(也是)？

我对其他公共线路的启动、复位、CS 也有同样的问题、但由于这些线路在初始化后不会改变其状态、如果我只在蓝点放置端接、这些线路可能不会产生问题。

谢谢！

最好的 Regardss

Lou

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    TI__Guru**** 2457760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    这是一个好问题。 第一个问题是 SCLK 线路上的反射。 这条线路上的反射会导致一个或多个从器件看到一个双时钟边沿、并且与主器件不同步。 降低时钟频率将无法解决此问题。 它与时钟信号边沿的上升/下降时间相关、而不是与频率相关。

    在一些基础知识中、数字信号沿着线迹或线缆传播、如传输线。 每当他们看到阻抗差异时、都会产生反射。 该路径从时钟源的阻抗开始、在电隔离器的情况下、它会沿着布线传播、并在 ADS1298的输入端结束。 第一条规则是"否 Y"。 信号应从源路由到第一个输入、再路由到第二个输入到第三个输入。 如果无法从引脚到引脚进行布线、则残桩必须非常短。 当时钟边沿向下传播布线并看到 Y 时、它会立即看到一半的线路阻抗并产生反射。 如果在"道路侧"上看到 CMOS 输入、则会发现该输入为与线路阻抗并联的高阻抗、这相当于与线路阻抗大致相同。 因此、不会创建任何反射。

    当时钟边沿到达最后一个输入处信号布线的末端时、它会将其视为高阻抗、并将产生反射。 这里是放置端接的正确位置。 三种类型的负载端接为"并联"、"戴维南"和"交流"。 除非我使用的线路驱动器能够处理额外的直流负载、否则我使用的是交流负载端接。 下面是一些详细信息：
    www.diodes.com/.../AB023.pdf

    但是、由于我们的端接并不完美、一些能量会反射回电源、在那里、它可能会看到低阻抗并再次反射回负载。 当第二次反射到达负载时、即我们经常看到"额外的"时钟边沿。 为了避免在源极处产生反射、我们可以添加一个串联端接电阻器、以帮助将源输出阻抗与线路阻抗匹配。

    好的、这实际上意味着什么。 您需要找到电隔离器的源阻抗并估算互连的线路阻抗。 假设电隔离器的源阻抗为50欧姆、线路阻抗为100欧姆、您希望使用交流端接。 然后、您可以在电隔离器的输出引脚处添加一个50欧姆的串联电阻器。 50欧姆加上电隔离器源阻抗的50欧姆后、等于100欧姆的线路阻抗。 然后、在100pF 电容器上添加一个100欧姆电阻器、以便在链中最后一个 ADS1298的输入引脚处接地。 在与其他两个 ADS1298的中点连接处无终端。

    到目前为止、我忽略了 MOSI 信号。 除非在为从器件计时时仍然存在、否则这条线路上的反射不会导致问题。 这意味着您可以降低 SPI 时钟频率、以避免反射破坏数据。 但是、如果高速很重要、相同的技术可以减少 MOSI 信号上的反射。

    最后一个注意事项。 添加串联端接和交流负载端接将减慢 SCLK 信号的速度。 您可能需要平衡终端电阻器尺寸和 SCLK 速度。
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    TI__Guru**** 2457760 points
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    ***像*** 5月，我注意到"如此周到和关怀的卓越回应"-提供(两者)详细和解释性指导 -甚至包括一个最有用的"链接"到附件描述源！    非常棒！

    我建议-在"难以实施 PCB 布局/设计"的情况下-(初步 PCB 设计)-仅关注"ISO 隔离层和 SPI 器件"进行设计、组装-然后进行驱动/测量/记录和对比。   (从而实现 A-B 电路比较)   

    除了"信号反射"之外、可能还存在"驻波"、这可能需要额外的设备来检测和最小化。    同样、阻抗"不连续性"是"主要可疑因素"。   确保"端接和串联电路"组件都包含"封装"-(尤其是)正确的"仪器探头"附件。   (最常-从未/从未适当考虑过...示波器的3英寸接地导线失效！)

    较厚的 PCB 布线通常会有所帮助、并且"较短、更直接的布线"会突然"呈现出来！"   (由于设计人员/团队的"额外时间/重点")

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    TI__Guru**** 2457760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你(们)好
    我们的 SCLK 速度为12MHz。
    对于 MOSI 和 SCLK 线路的电隔离、我们计划使用 ISO7841隔离器、对于其他线路(START、RESET、CS)的第二个隔离器、我们计划使用 ISO7840。
    目前、我尝试计算 ISO7841/ISO7840的输出阻抗、但在数据表中找不到它(我们将使用3.3V 为它们供电)
    我计算一下我们的微带线、它在10mil 的宽度下约为34Ohm。

    我将尝试为 SCLK 信号实施菊花链方法，但如果我消除当前计划的 Y 分割，它将为我们建立更长的线路。 并制作一个长线段-作为 SCLK 的来源(ISO7841的输出引脚大约位于3xADS 行的中间)。
    这(长线)不会在 SCLK 中产生延迟？那么、是否会出现最后一个元件上的时钟延迟的情况？
    您还提到、使用串联电阻和负载端接会导致时钟速度问题-降低信号速度。 我们如何防止这种情况？ 放置较低的电阻器值/或者更改线宽很重要的是什么？ 这是否也会改变 SCLK 速度？
    此致
    Lou
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    TI__Guru**** 2457760 points
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    [引用 user="ECGlou">我将尝试为 SCLK 信号实施菊花链方法，但如果我消除当前计划的 Y 分割，它将为我们建立更长的线路。 并制作一个长线段-作为 SCLK 的来源( ISO7841的输出引脚 大约位于3xADS 行的中间)。
    这(长行)不会在 SCLK 中产生延迟？[/QUERP]

    布线的传播时间约为1.5nS/ft。 如果跟踪是串行的、那么它的长度是多少？ 如果迹线从 ISO7841沿两个方向走线、则两侧的长度是多少？

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    TI__Guru**** 2457760 points
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    你好！

    我附加了设计的当前状态、并使用线长度(从 ISO 输出到 AFE 上 SCLK 引脚的总长度)：

    因此、目前有1 Y 点、其中线在 ISO 之后分为2条路、这是2条桥臂的2个端接位置。 但在该部分中、AFE2和 AFE3之间也有一个拆分。

    如果我从一条线路实现这一切、则总长度为2763mil + 4459mil (AFE1 SCLK 引脚和 AFE3 SCLK 引脚之间的距离)= 7222mil 从 ISO 输出引脚到线路端的线路长度

    此致

    Lou

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    TI__Guru**** 2457760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    虽然(外部)海报的兴趣-不是放置"基于 SPI 的 ISO 器件"-以便最大限度地减少任何/所有 SPI 信号迹线"运行"-证明是一种出色的方法吗？   跟踪限制/优化的"开始、复位和 DRdy "显示为"较少需求"。

    3个 ADS 器件的"线性放置"(可能)增加了布线长度-看起来没有经过充分考虑-并且可能会有所改进...

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    TI__Guru**** 2457760 points
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    我是否可以回应 CB1的赞赏 Bob？ 帖子上升到接近教程级别。

    Robert
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    TI__Guru**** 2457760 points
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    好的、如果串行路由 SCLK、则向最长的迹线(7222mil - 2763mil)添加大约3.5英寸的距离。 这会将延迟增加约500ps 至延迟。 在12MHz 的 SCLK 频率下、半周期时间约为41nS。 您是否已检查电路的时序(SCLK OUT 至 MISO 有效)？ 如果您具有500ps 延迟的额外时间裕度、(您应该这样做)串行路由可帮助避免由于反射而出现双时钟。
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    TI__Guru**** 2457760 points
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    你(们)好
    正如我们在第一个实验板上看到的、这与 Bob 的解决方案(SCLK 以菊花链形式连接)类似、只是使用更短的导线、就像我们在那个点上有不同的布局- SCLK 线的增加不会给我们带来问题、 因此、500ps 延迟看起来不会产生问题。
    如何找出 ISO7841的输出阻抗？ 我可以使用20欧姆进行计算吗？(或者我需要以某种方式计算输出阻抗？)
    我还会为 TM4C1294NCPDT 查找此数据。

    此致
    Lou
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    TI__Guru**** 2457760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Lou、

    可以在 IBIS 模型中找到缓冲器的输出阻抗。 这些是文本文件、产品页面上提供了指向这些文件的链接。 下面是 ISO7841 IBIS 文件的快照： 

    [PIN] SIGNAL 名称 model_name R_引脚 L_Pin C_引脚
1 VCC1 电源 0.0703 2.25823nH 0.63889pF
2. GND1 GND 0.10567 2.15194nH 0.30706pF
3. INA" 在中 0.12889 1.99554nH 0.21450pF
4. INB 在中 0.12623 1.94755nH 0.61276pF
5. 公司 在中 0.12494 1.92646nH 0.36666pF
6. OUTD 输出 0.14038 2.18765nH 0.43235pF
7. EN1 英文 0.17807 2.83638nH 0.45904pF
8. GND1 GND 0.08216 2.43955nH 0.44498pF
9. GND2 GND 0.10126 2.44074nH 0.40934pF
10. EN2. 英文 0.17928 2.85707nH 0.52717pF
11. 工业 在中 0.12883 1.99615nH 0.50841pF
12. 输出 输出 0.12617 1.94399nH 0.32633pF
13. OUTB 输出 0.12498 1.92454nH 0.37783pF
14. 输出 输出 0.14050 2.18615nH 0.38097pF
15. GND2 GND 0.08275 2.09014nH 0.75096pF
16. VCC2 电源 0.09747 2.26909nH 0.67439pF

    以 OUTA (引脚14)为例、我看到它可以建模为一个理想的输出缓冲器、连接到0.14欧姆电阻器、再连接到接地端的0.38pF 电容器、然后连接到布线上的2.2nH 电感器。 要计算输出阻抗、我们需要知道频率是多少。 它不是 SCLK 信号的12MHz。 相反、我们尝试匹配反射边沿的阻抗。 从数据表中可以看出、该信号的典型上升/下降时间约为1ns。 在进行非常粗略的变换时、显著能量处于上升/下降时间四倍周期的频率中、即1/(4ns)或250MHz。 现在、如果我计算250MHz 时每个元件的阻抗、请执行以下操作：

    ZL =2*PI*freq*L 或3.5欧姆

    ZC = 1/(2*PI*freq*C)或1675欧姆。

    反射边沿为3.5欧姆 与(1.6K 欧姆|| 0.14欧姆)串联   (ZL 与(ZC 与 ZR 并联))

    1.6K 与0.14欧姆并联、与0.14欧姆基本相同。 加上3.5欧姆、即可得到3.64。

    完成所有这些工作后、您会得出结论、缓冲器的输出阻抗太小、以至于我只使用一个等于线路阻抗的电阻器。 这在这个上升/下降时间是正确的。 随着开关信号的加快、输出阻抗计算变得更加重要。

    我写的内容就像我是一名传输线路专家、但实际上我不是。 我请 TM4C 社区仔细检查、以便在我误区提供指导。

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    TI__Guru**** 2457760 points
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    请允许我注意、您的努力(同样)相当好-虽然我确实有射频/传输线路经验-正如我过去(建议帖子)在沉默中遇到的(除了海报/朋友 Robert)-做出贡献的动机、"推动实现零"。    (一些招贴画外交(简单的"感谢"-(通常)期待...)

    我要再次说-(重复过去的布置)、这在很大程度上取决于电路板-其层(材料、厚度、数量和重叠)-它们之间的关系-布线宽度-以及任何/所有接合点/连接/过孔和/或相邻(尤其是平行)布线。   衡量也起到了有益的作用(有时对极端而言是"有深刻见解")-(再次)我"在那里提供了建设性的帮助"-也可以完成"海报沉默"。

    IBIS 文件(本质上)本身可能无法提供"完整且完整的图片"。   (我相信"大多数此类文件"会使该接受...)

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    TI__Guru**** 2457760 points
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    CB1、
    当然可以。 计算 PCB 上布线的阻抗并非易事、IBIS 模型仅为近似值。 我希望我的简单解释能帮助初始设计人员理解串联和负载端接的概念、但我最容易承认、它们只是起点。 我一如既往地感谢您的宝贵意见。
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    TI__Guru**** 2457760 points
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    Bob、

    感谢您-正如我两次所说(朋友 Robert 也是如此)-您已经远远超出了"正常/习惯"供应商(时间驱动型)对此海报的回应。     我敢说、这条线程的大部分内容都是"远离(相当窄)以 MCU 为中心的车道！"   (我们从电动/无绳工具转向自动驾驶(感应器)"道路行驶和突然、不必要、换向"行话-抱歉...)

    当一个任务是控制(多个) BLDC 电机时(每个电机的电流大于100A RMS)、此主题(以及类似主题)的重要性在很大程度上(也有必要)得到了增强。   在这些条件下-非常精确的"阻抗测量-和(适当)阻抗匹配"-即使在电机负载、速度和(两者)电机和功率 FET 的温度导致(非常)的偏移时也是如此-证明这是一项巨大的挑战。    (可能超出此处的水平-但提供(深刻)见解和关注...)

    作为这样"洞察力/重点"的一个示例-我们的团队通常会将"初始"PCB 设计限制为"仅关注的器件！"    然后-在详尽无遗的"测试/测量"(和数据记录)之后、会产生"经过深思熟虑的"对该基础设计的修改-希望"这样(现实世界、"A-B 比较数据")将"指出布局优化的方向！"    请注意、这些(必然)更小的电路板"更快、更轻松且成本更低"、可用于设计/开发和组装/组装-然后进行测试！   而且-它们(非常好)符合"kiss！"的指示   相反-(通常)"全板设计"-限制、阻碍和通常阻碍此类(必要)"搜索优化！"    (同时需要更多的人力和更多的成本！)

    公司/我与顶级企业互动 教授、行业专家、大多数现代/重点(即昂贵)测试设备-以及仍然-毫无疑问、需要多个(基于 kiss)的电路板实施！    我建议采用这种(基于迭代的方法)、因为"最佳/最明亮-最专注"-"发现这是强制性的！"  

    我们的某些"航天/国防"工作涉及电路板材料/功能(甚至是方法)、这些材料/功能证明"远远超出"(通常)在这里找到。    而且-即使具有此类"质量、关注度和专业知识"-"深入、仔细考虑-只有在实施和测量之后、"基于 kiss 的单步流程"仍然是"加快、简化和增强 " PCB 实施成功所必需的。

    难道不是说，"所有道路(通往罗马)？"    并且-也许同样-所有这些都具有挑战性-但(接近)最佳 PCB 布局实施(源自)"kiss"。

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    TI__Guru**** 2457760 points
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    尊敬的 CB1_MOBILE、Bob！
    感谢你们的帮助和提供的信息！
    遗憾的是、我在传输线路技术方面没有太多经验。
    我不希望你们能解决我的问题，我也不想得到你们最后的解决办法，我只需要在这条路上得到一些路标，我必须观察到的东西。

    此时、我们没有时间范围/预算来再制造一个测试电路、因此在下一个电路板上、我想尽可能地做好事情。
    我们发现了很多错误、此时只有 SPI 线路匹配是我们认为潜在的 EMI 问题源(我们希望通过正确的层堆栈和重新设计的接地/电源平面消除所有其他 EMI 源-无间隙)
    我会将这些点放在线路中以供终止、正如您提到的 CB1_Mobile、此时我的目标是使它们尽可能接近最终值。 我知道并理解这不是一个简单的计算、此时有太多变量可供选择、因此我只想了解应该如何完成。

    此致
    Lou
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    TI__Guru**** 2457760 points
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    谢谢-比(轻蔑)"沉默"更好地获得(部分)回应(甚至是迟到的回应)。    (此处有几个、"请与您联系"-无提示派单失败！)

    没有"时间范围/预算"来产生建议的"高度集中、多个(引导/探测/学习)电路板迭代"-证明了"最常见和最具破坏性的缺陷"-如此之多！    减去如此密集/有限的 PCB 设计重点-您(以往)如何"真正了解"您的"多器件、基于 SPI 的设计元件"对电路板整体性能的影响和贡献、以及"不必要的"攻击性信号生成？   (辐射和传导！)    在医疗/外科手术场-不是(特定感兴趣的领域)"被"堆成"-以确保"基于亲吻、完全和不受约束的焦点？"

    您/公司的损失是什么-(重点-(即"迭代-改进")工作(您已拒绝)是否会导致"监管机构测试失败？")    那么呢？

    KISS 早已存在(非常)有充分的理由-据信、"实施案例"已经"合理"地呈现...   (即使有-尤其是-(声称)时间/预算限制！)