[参考译文] TM4C1294KCPDT：用于多从器件的 SPI 终端

***像*** 5月，我注意到"如此周到和关怀的卓越回应"-提供(两者)详细和解释性指导 -甚至包括一个最有用的"链接"到附件描述源！    非常棒！

我建议-在"难以实施 PCB 布局/设计"的情况下-(初步 PCB 设计)-仅关注"ISO 隔离层和 SPI 器件"进行设计、组装-然后进行驱动/测量/记录和对比。   (从而实现 A-B 电路比较)   

除了"信号反射"之外、可能还存在"驻波"、这可能需要额外的设备来检测和最小化。    同样、阻抗"不连续性"是"主要可疑因素"。   确保"端接和串联电路"组件都包含"封装"-(尤其是)正确的"仪器探头"附件。   (最常-从未/从未适当考虑过...示波器的3英寸接地导线失效！)

较厚的 PCB 布线通常会有所帮助、并且"较短、更直接的布线"会突然"呈现出来！"   (由于设计人员/团队的"额外时间/重点")

[引用 user="ECGlou">我将尝试为 SCLK 信号实施菊花链方法，但如果我消除当前计划的 Y 分割，它将为我们建立更长的线路。 并制作一个长线段-作为 SCLK 的来源( ISO7841的输出引脚 大约位于3xADS 行的中间)。
这(长行)不会在 SCLK 中产生延迟？[/QUERP]

布线的传播时间约为1.5nS/ft。 如果跟踪是串行的、那么它的长度是多少？ 如果迹线从 ISO7841沿两个方向走线、则两侧的长度是多少？

你好！

我附加了设计的当前状态、并使用线长度(从 ISO 输出到 AFE 上 SCLK 引脚的总长度)：

因此、目前有1 Y 点、其中线在 ISO 之后分为2条路、这是2条桥臂的2个端接位置。 但在该部分中、AFE2和 AFE3之间也有一个拆分。

如果我从一条线路实现这一切、则总长度为2763mil + 4459mil (AFE1 SCLK 引脚和 AFE3 SCLK 引脚之间的距离)= 7222mil 从 ISO 输出引脚到线路端的线路长度

此致

Lou

虽然(外部)海报的兴趣-不是放置"基于 SPI 的 ISO 器件"-以便最大限度地减少任何/所有 SPI 信号迹线"运行"-证明是一种出色的方法吗？   跟踪限制/优化的"开始、复位和 DRdy "显示为"较少需求"。

3个 ADS 器件的"线性放置"(可能)增加了布线长度-看起来没有经过充分考虑-并且可能会有所改进...

您好、Lou、

可以在 IBIS 模型中找到缓冲器的输出阻抗。 这些是文本文件、产品页面上提供了指向这些文件的链接。 下面是 ISO7841 IBIS 文件的快照：

[PIN] SIGNAL 名称 model_name R_引脚 L_Pin C_引脚
1 VCC1 电源 0.0703 2.25823nH 0.63889pF
2. GND1 GND 0.10567 2.15194nH 0.30706pF
3. INA" 在中 0.12889 1.99554nH 0.21450pF
4. INB 在中 0.12623 1.94755nH 0.61276pF
5. 公司 在中 0.12494 1.92646nH 0.36666pF
6. OUTD 输出 0.14038 2.18765nH 0.43235pF
7. EN1 英文 0.17807 2.83638nH 0.45904pF
8. GND1 GND 0.08216 2.43955nH 0.44498pF
9. GND2 GND 0.10126 2.44074nH 0.40934pF
10. EN2. 英文 0.17928 2.85707nH 0.52717pF
11. 工业 在中 0.12883 1.99615nH 0.50841pF
12. 输出 输出 0.12617 1.94399nH 0.32633pF
13. OUTB 输出 0.12498 1.92454nH 0.37783pF
14. 输出 输出 0.14050 2.18615nH 0.38097pF
15. GND2 GND 0.08275 2.09014nH 0.75096pF
16. VCC2 电源 0.09747 2.26909nH 0.67439pF

以 OUTA (引脚14)为例、我看到它可以建模为一个理想的输出缓冲器、连接到0.14欧姆电阻器、再连接到接地端的0.38pF 电容器、然后连接到布线上的2.2nH 电感器。 要计算输出阻抗、我们需要知道频率是多少。 它不是 SCLK 信号的12MHz。 相反、我们尝试匹配反射边沿的阻抗。 从数据表中可以看出、该信号的典型上升/下降时间约为1ns。 在进行非常粗略的变换时、显著能量处于上升/下降时间四倍周期的频率中、即1/(4ns)或250MHz。 现在、如果我计算250MHz 时每个元件的阻抗、请执行以下操作：

ZL =2*PI*freq*L 或3.5欧姆

ZC = 1/(2*PI*freq*C)或1675欧姆。

反射边沿为3.5欧姆 与(1.6K 欧姆|| 0.14欧姆)串联   (ZL 与(ZC 与 ZR 并联))

1.6K 与0.14欧姆并联、与0.14欧姆基本相同。 加上3.5欧姆、即可得到3.64。

完成所有这些工作后、您会得出结论、缓冲器的输出阻抗太小、以至于我只使用一个等于线路阻抗的电阻器。 这在这个上升/下降时间是正确的。 随着开关信号的加快、输出阻抗计算变得更加重要。

我写的内容就像我是一名传输线路专家、但实际上我不是。 我请 TM4C 社区仔细检查、以便在我误区提供指导。

请允许我注意、您的努力(同样)相当好-虽然我确实有射频/传输线路经验-正如我过去(建议帖子)在沉默中遇到的(除了海报/朋友 Robert)-做出贡献的动机、"推动实现零"。    (一些招贴画外交(简单的"感谢"-(通常)期待...)

我要再次说-(重复过去的布置)、这在很大程度上取决于电路板-其层(材料、厚度、数量和重叠)-它们之间的关系-布线宽度-以及任何/所有接合点/连接/过孔和/或相邻(尤其是平行)布线。   衡量也起到了有益的作用(有时对极端而言是"有深刻见解")-(再次)我"在那里提供了建设性的帮助"-也可以完成"海报沉默"。

IBIS 文件(本质上)本身可能无法提供"完整且完整的图片"。   (我相信"大多数此类文件"会使该接受...)

Bob、

感谢您-正如我两次所说(朋友 Robert 也是如此)-您已经远远超出了"正常/习惯"供应商(时间驱动型)对此海报的回应。     我敢说、这条线程的大部分内容都是"远离(相当窄)以 MCU 为中心的车道！"   (我们从电动/无绳工具转向自动驾驶(感应器)"道路行驶和突然、不必要、换向"行话-抱歉...)

当一个任务是控制(多个) BLDC 电机时(每个电机的电流大于100A RMS)、此主题(以及类似主题)的重要性在很大程度上(也有必要)得到了增强。   在这些条件下-非常精确的"阻抗测量-和(适当)阻抗匹配"-即使在电机负载、速度和(两者)电机和功率 FET 的温度导致(非常)的偏移时也是如此-证明这是一项巨大的挑战。    (可能超出此处的水平-但提供(深刻)见解和关注...)

作为这样"洞察力/重点"的一个示例-我们的团队通常会将"初始"PCB 设计限制为"仅关注的器件！"    然后-在详尽无遗的"测试/测量"(和数据记录)之后、会产生"经过深思熟虑的"对该基础设计的修改-希望"这样(现实世界、"A-B 比较数据")将"指出布局优化的方向！"    请注意、这些(必然)更小的电路板"更快、更轻松且成本更低"、可用于设计/开发和组装/组装-然后进行测试！   而且-它们(非常好)符合"kiss！"的指示   相反-(通常)"全板设计"-限制、阻碍和通常阻碍此类(必要)"搜索优化！"    (同时需要更多的人力和更多的成本！)

公司/我与顶级企业互动 教授、行业专家、大多数现代/重点(即昂贵)测试设备-以及仍然-毫无疑问、需要多个(基于 kiss)的电路板实施！    我建议采用这种(基于迭代的方法)、因为"最佳/最明亮-最专注"-"发现这是强制性的！"  

我们的某些"航天/国防"工作涉及电路板材料/功能(甚至是方法)、这些材料/功能证明"远远超出"(通常)在这里找到。    而且-即使具有此类"质量、关注度和专业知识"-"深入、仔细考虑-只有在实施和测量之后、"基于 kiss 的单步流程"仍然是"加快、简化和增强 " PCB 实施成功所必需的。

难道不是说，"所有道路(通往罗马)？"    并且-也许同样-所有这些都具有挑战性-但(接近)最佳 PCB 布局实施(源自)"kiss"。