主题中讨论的其他器件:EK-TM4C1294XL、 INA240、 LM94022
对于 400mV-600mV 的模拟信号、当一致的周期样本返回十进制值20-33时、数据表中的图15-9似乎没有给出事实。 VREFP 满 量程 以某种方式变为 8096、 VREFP (1.65V)的一半、从而在 ADC 量程 变化的过程中实现203uV LSB 分辨率(8096/1v65)。 似乎 PLL 衍生的 SYSCLK (120MHz)和 ADC 采样 CLK (30MHz)与 分频 PWM 时钟(60MHz)完全不同步、在 配置中进行了进一步说明。
过去 在 M3 ADC/PWM 触发器方面的经验表明 、GPTM 的48000-57600 SYSCLK 节拍一次性触发 PWM 发生器80-25us 周期的采集脉冲、但确实如此! 配置的 PWM0 GEN0 ( PWM_TR_CNT_LOAD)的序列发生器触发时序与 ADC 采集的中心脉冲周期非常远、因此无法用作相电流检测的触发源! 这就是 为什么现在需要 GPTM 一次性 ADC 触发源来找到 PWM 周期中心、使 GEN0触发负载 为(异步)、 GEN0触发负载计数法 是业界首选 工程师的方法。
证据表明,大量 的结算收购 被错过 ,同时规模也不正确,即使 未被错过也是如此。 在 从 不同配置 的 FIFO 中读取的 POP 数据中、仍有许多0被 AD 转换、这些 FIFO 来自 电感电流监控器的 PWM AD 转换。 但是、非常有限的不正确缩放 的零星 FIFO 数据可以 通过 配置为+3V3的内部 VREFP 构建1/2刻度(8096/2 +1v65)的单调比率度量斜率、从而产生困惑! 进一步证据表明、PWM0 GEN0触发源在 与 PWMCLK 同步/与 PWMCLK 同步的 ADC 模拟样本的目标中心正确工作(M3)代码后 、在具有典型配置 PLL 时钟的 M4代码中失败。
ADC 模块(120MHz) 和 PWM 模块(60MHz)分频时钟的时序如何区别开来、并导致 ADC 触发源 时序 问题、为什么? 对于 原始数据 POP 到 C++数组、VREFP 满量程如何距离正确(8096/2 +1v65)如此远? 经验证 、 线性和周期性模拟信号 会生成 非常低的结果数据、与内部基准 VREFP=3V3相反。 在 高速触发来自 GPTM、 PWM0甚至低速处理器的源的大多数已配置序列发生器步骤中、ADC 刻度是如何以及为何受到影响的?
显然、这两个问题需要 TI 工程师进行实验、因为遇到 的问题是 ADC0、PWM0配置中的可重复 EK-TM4C1294XL。 在最终意识到上述问题之前、会通过几种不同的方式出现类似的症状、 并且在模拟采集期间(随机)缩小 VREFP 3V3满量程范围会发生变化、而不考虑 ADC 内部基准配置。




