[参考译文] EK-TM4C1294XL：ADC 通道差分

您好、Charles、

 任一 ADC 模块的正确 SS1未配置为差分 AINx 输入。 这并不意味 着差分配置不 会通过其他一些未知或未检测到的原因发生。   如果 差分模式在 默认采样的 FIFO 移位期间来回切换任何单个输入源、结果可能不会被注意到。 然而、当 非周期性信号被注入时、直接 AIN 输入为 VREFN 或 VREFP、例如0v 或3V3、 这两个电压之间没有任何输入、则会发生1/2 VREFP。  

  对于 单端 AINx 信号源、FIFO1读取数据的第一个或第二个配置步骤没有理由产生小工具中显示的示波器信号。  信号恰好是60Hz、数据表中的 SNR %在通道之间保持不一致(示波器小工具)、我们必须问自己为什么？  示波器小工具 表示、由于  未知原因、AD 转换中正在发生差分信号转换到 FIFO1。 即使 LM94002温度 FIFO1针对   配置为步骤0或1       的任何 AINx 输入重新调整1/2个完整 VREFP 值、就像合并一样、FIFO1解决方案中再次产生1/2 VREFP、表明差分 AINx 行为。 然而 、另一个以某种方式的直接指示器差分模式已针对 AIN 通道输入第0步或第1步进行配置、  而 Tivaware 未专门配置为执行此操作 、如 数据表序列发生器寄存器 POR 复位默认值所示。

以 某种方式在差分通道模式下配置序列发生器的第0步或第1步 、并将 VREFP/2 (1.65v)值分频 、以便对 返回的 FIFO 数据进行任何第二步读取。 无论在 最后一步使用 AINx 输入源还是在最后一步 没有 AINx 输入源的情况下结束、都将发生这种情况。

这个 问题 似乎更多地与序列发生器配置相关、 如何在 POR 后停止输入通道的默认设置为差分？ 对于差分 FIFO 数据似乎不可能、但它同时出现在 ADC0 SS1步骤0/1和 ADC1 SS1步骤0/1中。  然而、相对于  所有已配置的序列发生器阶跃、差分(1/2 VREFP)似乎在下一个已配置的阶跃之后停止、而  这些阶跃与 第一个阶跃的 AINx 通道分配无关。 以上是示波器小工具在 上一帖子中的指示和 LM94022捕获的结果。  这两个都是应用中断中的周期性模拟信号 、这些中断处理相对于 AINx 源 的 FIFO 结果数据、以及 AD 转换器对 每个静态信号的采集。  

难怪 LM94022传感器 的 FIFO 值无法 从任何 16：0 AIN 输入正确稳定、因为第二步 FIFO 数据 随机 为1/2 VREFP。  为 TI 提供了源代码、以调查 其发生方式。  这也解决       了当在读取 FIFO 数据的第2步中出现1/2 VREFP 值时、ADC0 SS1上的 INA240监控器无法产生正确电流读数的原因。   

CCS 调试寄存器16 ADCSSCTL0为0x0、未设置 DN 位。 这是否意味着 GEL 文件正在正确读取寄存器、或者 CCS 调试显示实际配置？ 例如、头指针和尾指针的值始终相等、100ms 寄存器刷新间隔、根本不能为真。 FIFO 下溢溢出的状态似乎只在调试应用程序运行缓慢期间发生、不会在调试寄存器视图中移动、只有通过 UARTprintf()我们知道它曾经发生过、但只有在调试期间下溢。

在对 ADC0 SS1步长0-2进行测试后 、102Hz GPTM 输入信号被移至 每帧的下一个 AIN 输入。 奇数部分是清除的中断 、它似乎 在 FIFO 读取过程的每个步骤中都可重入。  根据 ODER 观察、FIFO 溢出似乎会在  下一个 FIFO 读取步骤(黄色框)中出现102Hz AIN 阶跃(红色框)。 通过读取 正在测试的 PWMENABLE 寄存 器位的应用程序和(如果、否则、如果、否则)每3次读取循环 FIFO 的每条指令时、这似乎是不可能的。  在对每个指令进行测试并匹配 PWMENABLE 寄存器位后、读取 C++数组变量之间的 FIFO 会被清空。

如果  未通过未报告的未检测 FIFO 溢出来改变下一步/秒 FIFO 值(黄色框/秒)、该如何改变？  否则 、是否   实际设置了 DN 位(步骤0-1) ADCSSCTL0并且未报告？ 如果 结果被认为 是专为限制串扰而设计的通道隔离、 则会想到可吸烟的后视镜。 第2步( 绿框)后的最后一列没有溢出数据第0步或第1步的特别注意事项、为什么？

奇怪的是 、CH5第1个帖子中显示的示波器信号第0步可能与 状态下溢相关、但谁可以 考虑这种情况、数据表似乎 存在 披露空白。 模数转换器数字量程图15-9仅表示 生成无符号整数、但示波器小工具 显示负整数 是 由感知单端 AINx 通道上的交流信号输入产生的。  

ADCUSTAT 和 ADCOSTAT (REG5/7) RWIC 似乎并不 总是 通过 OR equals (|=) 符号命名约定从 C++循环更新中断言。 这似乎 表明 ，图15-9并未说明 VREFP-VREFN 的全部真相。

至于  上面显示的未报告 FIFO 溢出情况、捕捉 (ADCOSTAT) RWIC 位检查未报告 溢出发生  即使  在下  溢后 FIFO 漏电期间 也可能导致 无 符号整数的 FIFO 溢出转储到 下一个步骤中！ 这可能是一个数据表事实、不仅在早期的 M3级 ADC 中、  而且在后续的 M4级 ADC 模块中都被忽略了。  

 有一个行为的答案 、Tivaware 也 没有接近正确处理用于 M4类 ADC 模块业务相关用途的 FIFO 数据。  TI 论坛的员工 建议 ACDSecquenceDataGet ()是卓越的或唯一支持 的读取 FIFO 数据的方法，这正使 TM4C1294社区成为一个独特的黑洞！  这条线程是 Kiss 在现实世界中的工作方式、使其工作正常！  

无法通过上述代码中的 ADCSSFSTAT TPTR 位限制 ADC0和 ADC1 FIFO1、同时从 ACD0 SS1 FIFO 步骤检索任何数据。 使用 ADC1 SS1和 ADC0 SS1且步长重叠 且 AINx 不同的任何人似乎都没有获得应从用于模拟信号采样的实际序列发生器步长返回的结果、 仅在一个 ADC 模块中、而不是同时在这两个模块中。

硬件是  ADC 模块共享 FIFO1的触发斩波序列发生器阶跃结果 与 ADCSSFSTAT TPTR 位的应用检查不同步！