您好！
我将启动一个使用不同外设的新项目、其中包括 ADC。 我将使用 adc12_serial_conversion 示例。 对于使用 syscfg 设置采样窗口和转换窗口的时序、我感到有点困惑。
我附上了两个图像：adc12_serial_conversion 示例的时序图块和 syscfg。
1 -关于采样窗口：在哪里使用.syscfg 设置采样窗口的值？
2-关于转换窗口：如何确定此期间？ 我知道它是由 RES 和 CLKFREQ 定义(如图所示)、但是否有用于估算它的公式或参考？ 它们有何关联？
3 -示例中的采样窗口是什么？
用 DeepL.com 翻译(免费版)
感谢您的支持。
尊敬的 Adelson：
采样窗口在 SysConfig 中的"Advanced Configuration"下设置。 查找所需的采样时间1和所需的采样时间0字段：
请注意、您需要在"ADC 存储器转换 x 配置"部分中为给定通道选择这两个值中的哪一个。
转换窗口基于您的分辨率和 ADC 中包括的80MHz 转换时钟(有关时钟周期数、请参阅 TRM)。
因此在12位模式下、转换阶段需要14个周期/80MHz、或~175ns。
此致、
布兰登·费舍尔
尊敬的 Adelson：
采样窗口由 SysConfig ADC 模块中高级配置部分下的采样时间定义。 SysConfig 生成的代码将更改 SCOMP 寄存器。
转换周期始终是基于您的分辨率的静态数字、时序将基于您的源时钟。
此致、
卢克
尊敬的 Brandon 和 Luke：
感谢您的及时反馈。
然后、还有两个问题。
1) 1)如果我想使用最高采样率(4ms/s)、以下配置是否可以成为选项？
MLCK = 80 MHz (图1)
UPCLK = ADCCLK 频率范围(MHz)= 40 MHz；(图2 - clkconfig)
分辨率= 12位-> 8个时钟周期；(图3 -时钟范围)
采样时间= 50ns (图2 - clkconfig)
计算得出的转换频率= 4 MHz。 (图2 - clkconfig)
2)自动模式下的总时钟周期(图10.2 -上一个答案)：
*考虑将 ULPCLK 作为 ADCCLK 的时钟源,因此 Sync_Cycles = 0。
总周期数= Sync_Cycles *+采样窗口+转换窗口+写入 MEMRESx
总周期数= 0 + 2 +(8)+ 1 = 11个周期；
该计算是合理的吗？ 12位的转换窗口是14或8个周期？
图 1
图 2
图 3
非常感谢您的支持
尊敬的 Adelson：
我们有一个示例可为您提供最大采样率-> ADC12_max_freq_dma_LP_MSPM0G3507
该器件的 ADC 具有内部转换时钟、因此您将具有静态的14、12或9个转换时钟周期。
对于最小采样时间、数据表规格为62.5ns
此致、
卢克
