[参考译文] TLV320AIC3105：SPK 输出在 MCLK 下的噪声为 11.289Mhz

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：TLV320AIC3105

尊敬的先生：

我的客户发现、在以 11.289Mhz 频率在 MCLK 下测试 TLV320AIC3105 时、他们会在 SPEAK 输出端口处听到嘈杂的声音。

在查看原理图和寄存器设置后、您能否提供一些注释？谢谢！

TLV320AIC3105 寄存器设置 (MCLK 为 11.289Mhz )：TLV320AIC3105IRHBR MCLK_MCLK.xls 11.289MHz

TLV320AIC3105 原理图：

MCLK 下的 TLV320AIC3105（具有 11.289Mhz 波形）：

MCLK_11.289MHZ.PNG

MCLK 下的 TLV320AIC3105（12.7Mhz 波形）：

MCLK_12.7MHZ.PNG

不带 MCLK 波形的 TLV320AIC3105：

0 admin 3 个月前

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您好 Henry：

通过查看时钟设置、我发现 PLL J.D 对于内部时钟要求来说过高。从数据表中可以看出：

如果中的 PLL CLK 为 MCLK、即 11.289 或 12.288MHz、J.D 为 32 且 R 为 2、则 PLL 的输出将高于 700MHz、远高于 110MHz 的内部限制。

因此、我建议将 J 值更改为 4、并按原样保留其余值、以 12.288MHz 作为 MCLK 实现更正常的 98.3MHz PLL 输出。则采样率默认为 48K。请告诉我您对此的看法。

我还建议关注寄存器 7、这包括 48K 或 44.1kHz 作为 fs (ref) 的选项。这与 48K 情况下的 12.288MHz 预期 MCLK 和 44.1k 情况下的 11.289MHz 预期 MCLK 一起。切换 MCLK 时、我建议也切换该寄存器以获得最佳性能。

此致、
Mir

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