[参考译文] TAD5242：TDM 时钟极性？

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号： TAD5242

TAD5242 数据表中显示 TDM 目标模式运行情况的时序图（第 16 页的图 6-3）对我来说有点模糊。

它显示 FSYNC 和 DIN/DOUT 与 BCLK 的上升沿同步变化。直观地说明、这使用户认为在此模式下、这些信号的稳定建立/保持窗口随后以 BCLK 的下降沿为中心。

其他模式（例如图 6-5 中的 I2S 目标）专门显示了与 BCLK 的相反关系、其中 FSYNC/DIN 在 BCLK 的上升沿保持稳定。

所以只需确认 — 如果我使用 TDM 目标模式、TAD5242 将在 BCLK 的下降沿对 FSYNC/DIN 进行采样是否正确、我需要确保在该模式下、相对于 BCLK 的*下降沿、满足第 5.6 节中的设置/保持要求？

0 admin 3 个月前

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基本上我想知道的是、我当前正在驱动 BCLK/FSYNC/DIN、以便 FSYNC/DIN 上的转换与 BCLK 的上升沿同步。 BCLK 为 12MHz。在实验室中、它可以正常工作、但这是因为

a) FSYNC/DIN 与负边沿 BCLK 具有 40ns 的设置+保持时间 — 超稳健，超棒

b) FSYNC/DIN 在 posedge BCLK 进行采样、我违反了设置/保持、只是变得幸运、吓人

0 admin 3 个月前

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0 admin 3 个月前

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您好、Peter：

根据数据表 “ FSYNC 和每个数据位在 BCLK 的上升沿传输、在 BCLK 的下降沿接收“、这与您提到的直观理解相匹配。因此、根据上述说明、建立时间在下降沿附近。

此致、

Arash

0 admin 3 个月前

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谢谢、我忘记了这句话。已解决！

0 admin 3 个月前

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谢谢 Peter。

此致、

Arash

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