[参考译文] PCM1822：在未施加输入信号的情况下来自 ADC 的响亮噪声/音调

您好：Markus、

您能分享原理图吗？  是否可以听到噪声或以已知频率发出噪声？  

谢谢和最好的

Garret

您好：Markus、

这似乎是一个奇怪的问题。 在整个噪声问题中、是否提供了时钟和电源并且保持稳定？ 您能否确认电路的上行或下行均不会引起噪音？ 这些音频剪辑是否直接来自音频接收器？ 您能否在该问题期间对 DOUT 引脚进行检查？ 很抱歉所有问题...尽量理解。

谢谢和最好的

Garret

尊敬的 Garret：

是的、确实如此。 当我首先听说过这个问题时、我认为它可能并不来自 ADC。

据我所知、时钟和电源是稳定的。 音频样本是使用我们的产品采集的。 创建音频样片实际上是本产品功能的一部分。 采样 几乎直接在 微控制器的音频接口上完成。

我捕获了 DSO 逻辑分析仪部分音频接口的一些屏幕截图。

SCR02.PNG — 参考，器件工作正常，仅（预期）极低本底噪声

SCR01.PNG - CH1 上出现意外音调

SCR03.PNG - CH2 上发出意外音调

SCR04.PNG — 两个信道上均发出意外提示音

SCR05.PNG — 帧开始时的高分辨率详细信息

“0“是 FSYNC；“1“是 BCLK；“2“是 SDOUT。 在这些图片中、模拟布线没有任何意义。

我  使用示波器检查靠近 ADC 输入的位置（在 C35/C36/C37/C38 之前）、并且在发生音调/噪声时所有这些都很安静。 我也检查了电源。

如果您需要更多信息、请告诉我。

此致、
Markus

您好：Markus、

FSYNC 和 BCLK 是否同步？ 看起来有一个较小的失调电压。 您可以在 FSYNC 和 DOUT 上添加与 BCLK 上相同的串联电阻、这可能会有所帮助。

您的系统是否只能在有有效音频驱动输入时进行采样？

此致、

Garret

尊敬的 Garret：

当然、FSYNC 和 BCLK 同步。 两个信号都来自微控制器的 SAI（串行音频接口）。

BCLK 线路中的串联电阻用于时钟的串联端接、以实现良好的信号完整性。 在电路板中、该电阻器靠近信号源（微控制器）、 仅在 ADC 附近绘制的原理图中（出于空间原因）。 它也增加了大约 2-3 ns 的延迟、但我认为这不是很重要。

我认为为 FSYNC 添加电阻也没有意义、因为它不是时钟信号（在功能意义上）、即它不是边沿触发。 根据数据表、FSYNC 必须在 BCLK 上升沿 (Tsu (FSNYC)) 之前 8ns 稳定 至 BCLK 上升沿 (tHLD (FSNYC)) 之后 8ns、这时就是这种情况。 （FSYNC 在 BCLK 上升沿之前大约 32ns 切换）。 从这个意义上讲、我认为不再需要进一步延迟 FSNYC、因为这只会使其更接近 BCLK 的上升沿。 （遗憾的是，PCM1822 的数据表中缺少相关的时序图、但我认为 PCM1841-Q1 数据表中的图 5-1 在此处也适用。）

原则上可以在不存在相关信号的情况下使输入静音。 这是可预测的、因为它是由微控制器触发的。 不过、这并不能完全解决问题、因为我们无法预测用户希望采样的时间、并且 ADC 必须在该时间之前准备好正常工作。 我不能期待用户在音乐表演期间等待 5 分钟、直到 ADC 正常工作。
也无法停止时钟（并将 ADC 置于睡眠状态）、因为时钟（和整个 SAI）与 DAC 共享、DAC 必须始终运行。

此致、
Markus

您好：Markus、

您的问题似乎与我在此主题中发现的类似、在该主题中、某些 Δ — Σ 转换器可以创建空闲音调： https://e2e.ti.com/support/audio-group/audio/f/audio-forum/773104/faq-pcm4220-pcm4220-idle-tone

此处建议的解决方案是略微增加模拟电压电源。

否则、我认为随着时间的推移会出现某种较小的时钟失准、但如果符合规格、则不太可能出现这种情况。

此致、

Garret

尊敬的 Garret：

这个问题似乎有些相似、只是我们的音调不是–130dBFS、而是 大约–10dBFS。

我按照建议增大了 AVDD、将其从 3.3V 增加到 3.55V（接近数据表中的建议上限值）、但这并未解决问题。 此测试通过一个额外的 LM317 提供了 AVDD。

（很抱歉延迟，但测试需要一些时间，因为问题很少出现。）

此致、
Markus

您好：Markus、

感谢您的更新。 Garret 已离职、将于明天美国时间与您联系。

此致、
Jeff McPherson