[参考译文] TLV320ADC6120：从模式，外部 MCLK，PLL 已启用

抱歉，我的意思是 FSYNC=48kHz，BCLK=2.304MHz，MCLK=18.432MHz (BCLK=48*FSYNC，MCLK=BCLK*8)。

谢谢，

肖恩

您好，Arthur，

感谢您告诉我！ 在时钟源的文本中，选择它：

设备配置时的音频根时钟源设置
PLL 在从属模式的自动时钟配置中禁用
(AUTO_MODE_PLL_DIS = 1)。
0D = BCLK 用作音频根时钟源
1D = MCLK (GPIO 或 GPIx)用作音频根时钟源
(MCLK 与 FSYNC 的比值根据 MCLK_Ratio_SEL 设置)

特别是，它表示该设置的 PLL 已禁用。 它是否还能在启用 PLL 的情况下工作？

谢谢，

肖恩

您好，Arthur，

 我在数据表中没有看到 WCLK，因此我不确定它来自何处。 如果他们为主模式和从模式添加时钟链的方框图，将会更好。

谢谢，

肖恩