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部件号：PCM1865 让PLL为我们提供PLL锁定状态时遇到了很多困难(0x28位4)
我们有一个25MHz的输入时钟，即使计算也有问题，因为数据表中似乎有错误：
从第34页：
当PLL已启用且D /= 0000时，必须满足以下条件：
6.667MHz = PLLCLK _In / P = 20MHz
64MHz <(PLLCK in x K x R / P)< 100MHz
4 = J = 11
R = 1
很明显，J不限于4或11，R也不必是=1。 所以我假设这确实意味着：
4 <= J <= 11
R >=1.
如果我们看一下这个例子：
MCLK = 12MHz，fSref = 44.1kHz，(N=2048)
选择P = 1，R = 1，K = 7.5264 ，结果为J = 7，D = 5264
不能在数据表中的哪个位置找到N=2048的实际设置。 我发现许多人提到了使用除法值以及该值应该是什么，但没有任何东西可以说明是哪个寄存器设置了它。
方程式1中的公式
(PLLCKIN R J.D)/P
也似乎不正确。 设置R和P时的除法值实际上是R+1和P+1
所以这个等式不应该是
(PLCLKIN (R+1) J.D)/(P+1)
？？
当P=1不是PLLCLKIN时，PLLCLKIN/P的继值为PLLCLKIN/2
