• 状态 Resolved
  • 已锁定 已锁定
  • 回复 5 回复
  • 订户 0 订户
  • 视图 587 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TLV320AIC3204：PLL时钟范围配置

admin
Guru**** 2362840 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/578836/tlv320aic3204-pll-clock-range-configuration

部件号：TLV320AIC3204

您好，

关于P0_R4：时钟设置寄存器1，我找不到很多关于如何使用低PLL时钟范围与高PLL时钟范围的信息，以及它在整体功能中的变化。

低档域和高档域窗口重叠...那么，如果我的PLL时钟同时位于两者内，我如何知道使用什么？

编解码器的AVdd为1.8V。

在文档SLA5557第77页的表2-26 PLL_CLK频率范围中：

PLL模式0：最小PLL_CLK为80MHz，最大PLL_CLK为132MHz。

PLL模式1：最小PLL_CLK为92MHz，最大PLL_CLK为137MHz。

至于编解码器，MCLK是2.4576MHz，来自MCU的50 % 占空比PWM。

MCLK引脚是对PLL的输入，PLL引脚是CODEC _CLKIN (P0_R4 = 0x03)。

PLL配置如下：R=1，J=4，D=0，P=1，NDAC/NADC =4， MDAC/mAdc=12，AOSR=256。

这相当于CODCOD_CLKIN= 98.304MHz，正如您所看到的，这在两个PLL_CLK频率范围窗口中都很好。

那么我应该为P0_R4_B6使用什么值？ 高档域还是低档域？

我的最终结果设置使ADC_CLK = 2.4576万KHz，ADC_MOD_CLK = 2048KHz，ADC_FS = 8kHz。

此外，在文档SLA5557第3页末尾，它表示" PLL具有高度可编程性，可接受512kHz至50MHz范围内的可用输入时钟。" 在第77页的2.7 1 PLL部分中，它指出PLL_CLKIN/P必须大于512KHz，但小于20MHz。 50MHz是打字错误吗？

谢谢！

Benoit

  • 0
    TI__Guru**** 2362840 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Benoit，

    如果您的PLL_CLK符合两个PLL模式范围，则可以在这些模式中的任何一种配置PLL。 基本上，差异是PLL_CLK可以达到的频率范围。

    PLL时钟模式0接受扩展的频率范围。 但是，PLL时钟模式1接受更高的最大PLL_CLK频率。 它是范围和最大频率之间的一种平衡。 因此，如果PLL_CLK为98.304MHz，则可以使用这些模式中的任何一种。 没有任何区别。

    关于您对SLAA557第3页的评论，此评论是正确的。 区别在于第一个注释与输入时钟范围有关。 您可以将输入时钟从512KHz连接到50MHz。 第二个注释是指PLL_CLKIN/P值。 此除法的结果应介于512KHz和20MHz之间。 例如，MCLK = 40MHz，P = 8。 输入时钟的范围为512KHz - 50MHz，PLL_CLKIN/P的范围为5MHz (范围为512KHz - 20MHz)。

    此致，
    Luis Fernando Rodríguez ñ o S.
  • 0
    TI__Guru**** 2362840 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好Luis，

    感谢您的回复。 适用于PLL时钟范围。

    至于第二部分，我想我的规格很好，因为编解码器的MCLK从MCU接收50 % 占空比PWM，频率是2.4576MHz。

    我设置了P0_R4，因为MCLK是对PLL的输入，PLL是CODEC _CLKIN。 然后我有P=1，R=1，J=40，D=0。

    使用AIC032CS时，这些值显示CODEC_CLKIN = 98.304MHz和MCLK @ 2.4576MHz / P=1 = 2.4576MHz，因此这是正确的(512kHz >=值<= 20MHz)。

    对于NDAC/MDAC/DOSR / NADC/mAdc/AOSR值，最终我需要8kHz音频。 这是我目前拥有的，但我需要确保我没有违反任何规则。

    使用高于mAdc的NADC值与使用低于mAdc的NADC值有何区别？

    再次感谢，

    Benoit

  • 0
    TI__Guru**** 2362840 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Benoit，

    对于N和M分频器，建议使用SLAA557中提到的更高M值：

    "在很大程度上，NADC和mAdc可以在1到128范围内独立选择。 一般来说，只要仍能满足以下条件，NADC就应尽可能大：
    mAdc * AOSR/32≥RC"

    rc -资源类

    建议使用此条件以获得所选处理块的最佳结果。

    此致，
    Luis Fernando Rodríguez ñ o S.
  • 0
    TI__Guru**** 2362840 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    好的。 我也不确定我是否完全理解RC部分，坦率地说，此编解码器的许多功能都超出了我的头脑... 我不知道什么是Biquad，FIR，IIR和小数筛选器。

    我已将NADC设置为32，mAdc设置为3，AOSR设置为128。 这将计算mAdc * AOSR / 32 = 48。 这完全高于表5-4中的最高RC值<ADC处理块>。

    我只需要8位8kHz音频，MCLK为2.4576MHz，BCLK为128kHz。 就是这样。 到目前为止一切正常，但我需要确保我也不会违反任何设置。

    如果您能提供更多建议，那么我们将一如既往地感谢您的支持。

    否则，我认为我现在会很好。

    非常感谢，

    Benoit
  • 0
    TI__Guru**** 2362840 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Benoit，

    根据您提供的PLL和分频器值，所有条件似乎都井然有序。

    如果您对此编解码器有其他问题或意见，请告诉我。

    此致，
    Luis Fernando Rodríguez ñ o S.