[参考译文] TLV320AIC3101：FS chage中的标准

Shibatani-san，您好，

客户写入的顺序是正确的，但是我看不到ADC和DAC的双速率是否已配置。 ADC和DAC双速率在寄存器7中配置，请与客户确认此寄存器何时配置。 通常，顺序是正确的，在更改器件中的任何采样速率之前，应关闭ADC/DAC以消除任何可能的噪声伪影。 对于这种类型的应用程序，需要注意的一点是，使用PLL时，仅在先禁用PLL时才应更新系数。 您能否提供有关客户遇到的问题的更多详细信息？

此致，

 -Diego Mel é ndez López ñ a
  音频应用工程师

亲爱的Melendez-san

感谢您的回复，很抱歉我的回复延迟了，因为

我与客户再次面对面交谈过。

以下是客户===提供的信息 关注。

请允许我让客户提出其他问题。

Q1  我在 PLL禁用和PLL设置 之间添加了下一个固件的“等待时间”，但是否没有问题？  我认为是 这样"。见附件

Q2  如果要保留PLL禁用~ PLL设置的任何标准，请告知。

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信息- 1.

其中Dual Rate (Page0 Reg7已设置)为以下值。

我认为没有问题，但请你提出意见。

DAC/ADC静音，然后关闭电源

设置I2S从属(--执行此操作，否则PLL无法禁用)

设置PLL禁用

设置双速率

设置P，R，J，D

SetI2S Master

设置PLL启用

等待11毫秒

ADC/DAC通电，然后取消静音

信息2 什么是客户的问题详细信息

当客户将FS从48kHz更改为96KHz (TLV320AIC3101是I2S主控)时，

将C55x DSP系统时钟从75MHz更改为120MHz。

C55x上的音频处理算法取决于AIC3101的输入FS。

如果WCLK，则BCLK从48kHz变为96KHz，

DSP系统时钟仍为75MHz，然后DSP处理崩溃 和系统结束。

因此，客户将WCLK / BCLK设置为停止，等待DSP系统时钟正确出现。

在以前的型号中，如果客户的DSP系统时钟 相同，则没有问题 。

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再次感谢您的支持。

此致

e2e.ti.com/.../flow-of-fs_5F00_change-for-AIC3101_5F00_PLL-disable.pptx

Shibatani-san，您好，

感谢您的反馈。 在等待DSP接收不同时钟时添加PLL禁用之间的延迟时间没有问题。 客户的顺序看起来不错，所以我觉得应该没有问题。

此致，

 -Diego Mel é ndez López ñ a
  音频应用工程师

亲爱的Melendez San

感谢您这么快的回答。

我会将您的答案告知客户。

再次感谢

亲爱的Melendez San

很抱歉再次打扰你。

由于客户的询问，请让我再问一次。

问题1.

 为了 保持WCLK/Bck停止，在PLL禁用和PLL之间的等待设置中是否有任何“禁止事项” ？

(我认为，  除了软件重置:Page0 Reg1. .... 如果我设置了P0R8=80，我应该从初始状态设置全部 )

问题2.

当我在EVM中检查i2c日志并将 PLL设置为禁用时，i2c日志正在跟随。~~~~

如果我在GUI中禁用PLL，则建议GUI不仅发送Page0 Rge3 jonly，还发送 Page0 Reg 4~6和Reg 11？

 是否建议这样做？  

我打算 像EVM一样向客户推荐，但为什么？？  

~~~~~

>w 30 03 11 20 00 00

>w 30 0B 01.

~~~~

此致

e2e.ti.com/.../flow-of-fs_5F00_change-for-AIC3101_5F00_PLL-disable_5F00_Again.pptx

亲爱的Melendez San

感谢您的快速回答。

客户理解您的答案。

请关闭此项

再次感谢