大家好，
过去，我们已成功地将TAS5756M与4线I2S (I2S与MCLK)配合使用。
在我正在进行的另一个设计中，我们希望再次使用TAS设备，但这次只有3线I2S可从源获取。 我的意思是：数据线，文字钟(LRCKL)和串行位钟(SCLK)；无MCLK。
TAS似乎可以通过从SCKL的PLL生成我们自己的MCLK，对吗？
另一个线程也处理了这个问题，但似乎这个主题的初学者通过Skype通话进一步处理了这个问题，所以我不知道结果。
https://e2e.ti.com/support/amplifiers/audio_amplifiers/f/6/t/62.5754万?tisearch=e2e-sitesearch&keymatch=three%20wire%20PCM%20PLL
因此，我的新主题。
我的问题是：如何配置PLL以根据SCLK为TAS生成内部MCLK。
我或多或少理解时钟分布树(图61)，但我对8.3 ．3.4 下的说明感到困惑。
在8.3 PLLCK.PLCK.PLUK.PLOCK下2.1 ，它声明PLLCD*K*R/P (基本上是3.4 ，对吗？) 必须在64-100MHz范围内。
现在让我们使用48kHz 16位音频，它的位时钟为3.072MHz，通常(图像中有MCLK)的MCLK为24.576MHz。
因此，我们想通过PLL生成缺席的24.576MHz，但这不在其限制范围内，是吗？ 所以我认为我们需要生成一个更高的PLLCK，然后使用时钟树中的时钟分频器将其降低到24.576MHz，这是正确的吗？
此外，我想知道如何准确地确定公式的系数R，J，D和P。 我认为我可以使用表6中的建议值，但这不能解决问题。
我可以使用以下值：R=2，J=4，D=0，P=1，当PLLCKIN = SCLK = 3.072MHz时，PLLCK为24.576MHz，但这违反了先前声明的64-100MHz范围，也违反了表6中的建议值。
我真的很困惑。 有人能指出 48kHz 16位音频的PLL系数应该是什么吗？为什么？
所以扼要重述：没有MCLK，但是PLL从SCLK生成时钟。
提前感谢！
此致
Julien Roels
