[参考译文] TLV320AIC24K：断电时的数字IO引脚行为

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Guru**** 2397105 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

部件号：TLV320AIC24K

您好，

我想使用编解码器的硬件断电功能。请告诉我，当PWRDN被拉低时，数字I/O引脚会发生什么变化。

我特别关注财政司司长，SCLK，消防处及DIN。

数据表显示这些引脚是'已禁用'的，但当我将设备设置为硬件断电时，一些引脚似乎是电阻性的(几千欧，当然不超过10k)驱动的(即 SCLK)。

谢谢！

保罗

0 admin 7 年多前

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您好，Paul：

这是一个非常旧的设备。我没有现成的信息，也没有要测试的EVM，但我已向设计团队发送了一个请求，要求他们查看归档的设计数据库。我希望在未来几天里得到您的答复。

此致，
-Steve Wilson

0 admin 7 年多前

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您好，

此问题是否有任何更新？

谢谢！

保罗

0 admin 7 年多前

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您好，Paul：

我对拖延表示歉意。我之前提到过这一点，但这是一个非常旧的设备，设计团队早已离开。我已要求我们当前的设计团队深入研究存档的数据库并查看文件，但我听到了反馈。我会再试一次，看看能否得到答案。

此致，
-Steve Wilson

0 admin 7 年多前

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Paul，

设计团队查看了文件，没有电阻元件可以解释您看到的内容。只有门和ESD保护。即使有某种电阻性上拉/下拉，它们也很可能很弱。以千欧姆计。不是10k。

您能否解释一下您是如何对此进行测试的？

此致，
-Steve Wilson

0 admin 7 年多前

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您好，Paul：

只是想和你再看看你是否还有问题。正如我在上一篇文章中提到的，设计中没有什么可以解释10k电阻，ASI总线输入和输出都应该是高Z

此致，
-Steve Wilson

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