[参考译文] TLV320AIC23B：MCLK=BCLK和内核时钟MCLK/2 (CLKIN =1)的ADC-DAC问题

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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/596667/tlv320aic23b-adc-dac-issues-with-mclk-bclk-and-core-clock-mclk-2-clkin-1

部件号：TLV320AIC23B

我的应用程序将TLV320AIC23B用作12.288 MHz外部时钟在DSP模式下的从属设备。

MCLK和BCLK以及LRCIN和LRCOUT的外部同步生成使用相同的时钟

当使用MCLK = BCLK且CLKIN = 0 (无MCLK分压器)时，在8 KSPS (SR = 0.011万)或32 KSPS (0.11万)时未观察到问题。

但我需要16 KSPS的采样率。 由于该部件不直接支持16 KSPS，我选择了32 KSPS (0.11万)采样率，并将内核时钟降低至MCLK/2 (CLKIN = 1 @ Reg8 B6)

有限测试显示严重失真(谐波？) 在两个DAC输出上。

我没有发现两个时钟的比例有任何限制。我知道帧速率应与MCLK (满足)和BCLK同步，以足够传输每个采样间隔所需的数据位数(也满足)。我没有发现两个时钟的比例有任何限制。

我非常感谢您提出任何想法或建议。

8 年多前

0 admin 8 年多前

TI__Guru**** 2344160 points

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你好，Carlos，

欢迎使用E2E，感谢您对我们产品的关注！

我会看看这情况，并会尽快作出回应。

此致，
Luis Fernando Rodríguez ñ o S.

0 admin 8 年多前

TI__Guru**** 2344160 points

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你好，Carlos，

能否告诉我您使用的MCLK频率？

我搜索了一些关于此问题的信息。如果您在所列数字的1/2处使用MCLK，采样率将为16 kHz。因此，例如，如果您在第一个表中选择12 MHz的MCLK (32 kHz = SR3=0，SR2=1，SR1=1，SR0=0，BOSR=0)并将MCLK设置为6 MHz，采样率将为16 kHz。您也可以将其设置为8 kHz和双MCLK，但您必须保持在19 MHz的最大MCLK以下，因此32 kHz，MCLK*MCLK 0.5 是最佳选择。

此致，
Luis Fernando Rodríguez ñ o S.

0 admin 8 年多前

TI__Guru**** 2344160 points

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Luis，

我的系统有两个固定要求： BCLK @ 12.288 MHz和16 KSPS采样率。

我使用MCLK = BCLK = 12.288 MHz，MCLK除以 2，因此内部内核时钟为MCLK/2 = 6.144 MHz。

我还设置了32 KSPS @ 12.288 MHz的采样速率位，当使用MCLK = 6.144 MHz时，这应该会导致16 KSPS

问题是当我这样做时，我会得到各种各样的音频伪影。

是否有任何要求(如BCLK)不超过内部内核时钟(MCLK/2)？

我在数据表中找到的唯一项目表明：

1. BCLK仅用于移入和移出数据。

2. MCLK应与帧速率同步(我的应用程序满足此要求)。

此致，

Carlos Ilarregui
CIE工程公司
carlos@cie-eng.com
办公室： (305) 907-1883
手机：(703) 922-7061

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