[参考译文] TLV320ADC5140：[TLV320ADCX140]关于 clk 时序问题

您好！

我能看到您的寄存器设置并澄清屏幕截图上的颜色是什么吗？

此致、

Carson

大家好、Carson Allen

很抱歉迟了,我们的假期刚刚结束。

这是寄存器映射：

 关于图片、粉色是 BCLK、绿色是数据时钟。

谢谢

您好！

感谢您提供这些信息、我将在下周初查看并作出回应。

此致、

Carson

大家好、Carson Allen

有什么建议吗？

硬件团队 要求解决该问题。

谢谢

您好！

根据数据线的形状、核心问题似乎是数据线上的容性负载相当高。这些测量是在 PCB 的测试点还是在器件引脚上进行的？ 这里可能会发生一些相移。

您能否以较低的速率执行测试、以查看问题是否仍然出现、如本例所示

此致、

Carson

您好！

芯片上有最接近和最远的信号。

似乎没有太大的偏差。

请帮您检查。

谢谢

您好！

要了解更多信息、是否将 BCLK 设置为在下降沿触发？ WCLK 在哪里可以满足所有这些要求？ 数据线路上是否有其他板载组件？

原理图可能会有所帮助

此致、

Carson

您好！

有寄存器映射：

从寄存器信息中、BCLK shou 默认上升沿生效。

我们将四个 ADC IC 用于32个插槽。

TDM RX 为 tas5805。

谢谢

您好！

如果您在上升沿触发它、那么您的时间测量为何相对于 BCLK 的下降沿？

最棒的

Carson

您好！

是的、硬件团队测试 了下降沿。

对于寄存器0x07、 BCLK 和数据极性是寄存器0、 这是默认极性。

那么、这意味着 默认极性是 上升沿？

谢谢