[参考译文] PCM1808：SCLK 时钟变化容差

在主控模式下、SCK 被馈送到芯片、如果选择512F、LRCK 将给出 fsck/512 =FS

BCK 得到 F s*64。

上面的图表可以提供一个见解。 它给出了可在主控模式下输出的 BCLK 允许范围。  TBCLK=TFS/64

对于150ns  、Fs=104166Hz

对于2000ns FS= 7812Hz

对于512F 的选择、这意味着  53.33Mhz  和3.99MHz。

如果时钟频率高于和低于这些限制、输出应停止。

但是，我不确定他们是否有独立的 FS 窗口。 例如、48K 范围可能介于47.5k 至48.5k 之间。 这需要与设计团队进行检查。

您好、Sanjay、

感谢您的快速回复。
我有问题要你回答。

首先、您能否告诉我我们为什么可以对 SCK 使用 BCLK 的容差？
您是否认为 BCLK 的源是 SCLK、因此您认为我们可以将 BCLK 参数用于 SCLK？

第二、为什么不使用 LRCK 进行此计算？
如果上述理解是正确的、则此计算也应使用 LRCK、但您选择了 BCLK。
此外、当我使用 LRCK 时、SCLK 具有不同的容差。(此外、我认为 LRCK 周期的单位 ns 应为 us。 这可能是数据表的拼写错误)

此外、我正在等待更新、以了解 SCLK 是否存在类似12.288MHz+-1%的单独容差。

此致、
Kazuki Kuramochi  

Sanjay-San、您好！

很抱歉您催了一下、但是否有任何有关 LRCK 和个人容忍的更新？
我正在等待您的更新。


此致、
Kazuki Kuramochi