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[参考译文] PCM1808:SCLK 时钟变化容差

Guru**** 2392095 points
Other Parts Discussed in Thread: PCM1808

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1040404/pcm1808-sclk-clock-variation-tolerance

器件型号:PCM1808

专家您好!

我对 PCM1808有疑问。
该器件的 SCLK 在主控模式下接受以下频率。

最小 典型值 最大 和功能
256fs 2.048 12.288 24.576. MHz
384fs 3.072 18.432 36.864 MHz
512fs 4.096 24.576. 49.152. MHz

我对该表的理解是、这只是显示了可以使用的 FS。
例如、96kHz 是512fs 情况下的最高采样频率。
这是因为、如果它是实际的最小值/最大值、 从频率变化的角度来看、上限和下限 FS 没有裕度。

因此、我想 知道 SCLK 的频率变化容差。
那么、您是否会告诉我预期 SCLK 频率的裕度?

此外、我认为当 SCLK 频率变化超过容差时、器件将进入时钟暂停模式断电。
这种理解是否正确?


此致、
Kazuki Kuramochi

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    在主控模式下、SCK 被馈送到芯片、如果选择512F、LRCK 将给出 fsck/512 =FS

    BCK 得到 F s*64。

    上面的图表可以提供一个见解。 它给出了可在主控模式下输出的 BCLK 允许范围。  TBCLK=TFS/64

    对于150ns  、Fs=104166Hz

    对于2000ns FS= 7812Hz

    对于512F 的选择、这意味着  53.33Mhz  和3.99MHz。

    如果时钟频率高于和低于这些限制、输出应停止。

    但是,我不确定他们是否有独立的 FS 窗口。 例如、48K 范围可能介于47.5k 至48.5k 之间。 这需要与设计团队进行检查。

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    您好、Sanjay、

    感谢您的快速回复。
    我有问题要你回答。

    首先、您能否告诉我我们为什么可以对 SCK 使用 BCLK 的容差?
    您是否认为 BCLK 的源是 SCLK、因此您认为我们可以将 BCLK 参数用于 SCLK?

    第二、为什么不使用 LRCK 进行此计算?
    如果上述理解是正确的、则此计算也应使用 LRCK、但您选择了 BCLK。
    此外、当我使用 LRCK 时、SCLK 具有不同的容差。(此外、我认为 LRCK 周期的单位 ns 应为 us。 这可能是数据表的拼写错误)

    此外、我正在等待更新、以了解 SCLK 是否存在类似12.288MHz+-1%的单独容差。

    此致、
    Kazuki Kuramochi  

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    你绝对是正确的 Kazuki -San、

    从 SCLK 得出的 BCLK、由于我在数据表上看到了这个偏差、我推断这可以估算 SCLK 的偏差。

    也可以使用 LRCK、但正如您提到的、数据表中似乎存在某种类型的拼写错误。

    我将检查此错误以及对个别收费的怀疑。

    此致

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    Sanjay-San、您好!

    很抱歉您催了一下、但是否有任何有关 LRCK 和个人容忍的更新?
    我正在等待您的更新。


    此致、
    Kazuki Kuramochi  

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