[参考译文] PCM1865：通用 LRCK

尊敬的 Mike：

为什么您要执行3对主设备和从设备、 为什么不仅仅让其中一个主器件和另外5个从器件成为主器件、以便为主器件提供1个 MCLK、主器件将从内部 PLL 生成 LRCLK 和 BCLK、然后将其输出到其他5个器件。 这样、连接器件时钟的线路不会包含过多电容、从而导致相移或易受噪声影响

因此、1个器件将处于主模式、而另外5个器件可能处于2或3模式。

感谢您的回复

我查看了该选项、但看不到如何在没有大量行的情况下输出数据。

我正在设计独立于 FPGA 板的模拟板。 pcm1865位于模拟板上、带有40引脚互连插座。

我正努力将互连的数量保持在最低水平。 我计算出我可以承受24MHz 的 Bck。 如果我在 TDM 模式下使用两个器件、那么我可以在96kHz 采样率和24位分辨率下、位速率将为24MHz。

在您建议的连接中、我是否可以对器件进行配对以获得三个向下馈送到 FPGA 板的24MHz TDM？

此致

Mike Clery