请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：TAS2552 您好！
在 TAS2552数据表中、44.1字速率下的 PLL 输出时钟应为22.5792MHz (请参阅 SLAS898B 第7.3.7节 PLL 和图27)。 时钟分配树)。
但在音频器件的 PLL 和时钟配置应用报告(SLAA892) 中、寄存器设置示例中的第3.2节 TAS2552
(请参阅第8页的表)很明显、22.5792MHz 应该位于固定8倍分频器之后(请参阅图8)。 应用报告第7页中的 TAS2552时钟分配)
这意味着我们无法从位时钟生成 PLL 时钟、因为乘法器值(J)应大于96。
例如：
假设字速率为44.1K WPS、
字位=2x16=32、
BCLK 频率应为2.8224MHz。
a：根据数据表、PLL 倍频器 J = P^0 x 22.5792MHz/(0.5 x 2.8224MHz)= 32、因此我们可以使用 BCLK 作为 PLL 输入时钟
b.根据应用报告、PLL 倍频器 J= P^0 x 8 x 22.5792MHz/(0.5 x 2.8224MHz)= 256、这大于 J 允许的96
解决这个问题的唯一方法是使用 MCLK 作为 PLL 时钟输入、而 MCLK 为 BCLK x 4 = 11.2896MHz (如应用报告中的示例)。
那么、事实是什么？？
谢谢
Naftali Tourjeman
