大家好、
我收到了客户的问题。
我们有一个外部12.288MHz 时钟馈入 SCKI 引脚的 PCM1863。 PCM1863通过 I2C 进行控制、并在16kHz FS、DVDD 和 IOVDD 均为3.3V 的受控模式下运行、我们想知道当1KHz 在-20dBFS 左右或类似输入时、ADC 本底噪声或 ADC 输出 FFT 会是什么样的。 最重要的是、根据上述设置、我认为 ADC 过采样率为2.048MHz/16kHz = 128、是否有办法提高这种情况下的过采样率以进一步降低噪声？
非常感谢你的帮助。
此致、
你好、Zak、
感谢你的答复。
我们对该 TI ADC PCM1863的噪声/ SNR 改进感兴趣。
我已附上一个数字录制文件(您可以使用 Audacity 或此类文件对其进行分析)和一个屏幕截图。
e2e.ti.com/.../inb_5F00_lane2_5F00_1_5F00_2021_2D00_06_2D00_08_5F00_18_2D00_55_2D00_00.wave2e.ti.com/.../Audio-Recording-inb_5F00_lane2_5F00_NewPCB_5F00_1_5F00_2021_2D00_05_2D00_27_5F00_13_2D00_57_2D00_26.wave2e.ti.com/.../inb_5F00_lane2_5F00_1_5F00_2021_2D00_06_2D00_08_5F00_18_2D00_55_2D00_00-_2800_1_2900_.wav
它显示了频率响应以及 ADC 的 SNR 输出。 具有由“Audio Precision”测试仪生成的1KHz -19DBFS 输入。
如您所见、我们看到大约500~850 Hz 的本底噪声峰值。 在该范围内、SNR 仅比1k 时的主信号低约59db、这对于我们的应用而言微不足道。 我们已经检查了电路板布局和输入电压、因此无法降低这些频率周围的噪声水平。
还随附了该 ADC 部分的原理图。
我们将尝试手动调整时钟分频器、使 ADC 运行更快/提高过采样率、并查看是否可以降低噪声。
此致、
