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[参考译文] TAS5806MD：在 SCLK 周期内、从 SDIN 到 SOUT 的延迟是多少？

admin
Guru**** 2482105 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1158320/tas5806md-what-is-the-latency-from-sdin-to-sout-in-sclk-cycles

器件型号：TAS5806MD

我们有 SCLK、LRCLK 和 SDIN 从主机连接到 TAS5806。

我们将 SCLK、LRCLK 和 SDOUT 连接到 AEC 麦克风阵列芯片。 (XMOS XVF3510)。

由于 SCLK 和 LRCLK 不会通过 TAS5806进行传递、因此我们假设 SDOUT 与它们同步、以便上述实现正确。  

如果是这样、32位立体声音频流的 SDOUT 将被恰好64个 SCLK 的整数倍延迟、对吧？

可以确认吗？

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    TI__Guru**** 2482105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你(们)好，Michael

      我们需要一些时间来确认、设计团队将在本月8日之前的国庆假期进行。 我认为延迟会比64个 SCLK 长一点。

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    TI__Guru**** 2482105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你(们)好，Michael

      如果您将 SDOUT 信号设置为 DSP 前、将获得最小延迟、即4 fs 时钟、即256个 SLCKs。 延迟主要发生在输入和输出缓冲器上。

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    TI__Guru**** 2482105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    谢谢。 如果它是 DSP 后处理的、我假设它更长、但仍然是64 SCLK 的倍数。 该延迟是否会受到任何设置的影响、例如 EQ 级？

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    TI__Guru**** 2482105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你(们)好，Michael

      是的、通过不同的 DSP 功能设置、DSP 内部会发生额外的延迟。 很难区分每种情况。