[参考译文] PCM3060：PCM3060 SCK 对称性

尊敬的 Paul：

我不确定 SCLK 上是否存在40-60%占空比规格、但这可能与内部 PLL 的工作方式有关。 它甚至可以使用时钟的两个边沿在内部移位不同的内容。 因此、我强烈建议遵守数据表的工作条件、因为我们无法保证任何规格在您所述的工作模式下都有效。

最棒的

Zak  

你好、Zak、

感谢您的快速响应。

PCM3060数据表在设计中未提及 PLL 、因此我假定该器件直接从 SCLK 获取其所有内部时钟。 由于我使用动态可变时钟运行、内部 PLL 会对我的应用(以及编解码器的选择)产生严重影响。

数据表中提到的所有时钟速率、即 fs1/2、BCK1/2、LRCK1/2、ADC 过采样和 DAC 过采样(x1和 x2)都可以推导为 SCK1/2的简单整数除法、其中任何一个的最高速率为 SCK/4。 因此、我假定有理由怀疑 SCK 输入上至少有一个2分频阶段被进一步分频以生成其他时钟。

在我的应用中、我将 SCK1和 SCK2的编解码器设置为256fs、DAC 设置为以双倍速率进行过采样、从而使 BCK1/2、ADC 和 DAC 以64fs 的过采样率... 或 SCK/4。 示波器上的 BCK 信号实际上是 SCK/4上的方波。

该器件上是否有更多深入的技术数据？

虽然我已经对一个以两倍于原始速率运行的替代振荡器布置进行了原型设计、然后进行两级分频以实现50/50的占空比； 如果我不需要、我真的不愿意沿着这条路线走、因为除了更复杂的设计和额外的器件之外、振荡器的不可忽略电流消耗增加了一倍以上。

尊敬的 Paul：

很抱歉、我想到的是我们的新一代器件、它们都包含内部 PLL。 对于该器件、它是您刚才提到的一个简单的分频器。 遗憾的是、我们在该器件上没有更多的技术数据、我不确定 SCLK 上的占空比要求来自哪里。 该器件不能使用您所述的时钟方案运行、因此如果您能够的话、我建议保持在数据表运行条件内。   

最棒的

Zak

尊敬的 Paul：

如果您打算在数据表规格之外使用器件、则必须承担相关风险。 您可以想象、您可以选择将器件置于半无限可能的条件下、数据表旨在提供明确定义的范围、我们保证在该范围内的预期行为。 即使该器件在架构上能够处理如您所述的时钟方案、但根据您的测量结果、我似乎同意这种情况、我也不建议您在超出规格的情况下运行、因为该器件尚未针对这些条件进行测试、表征或设计。

最棒的

Zak