[参考译文] DIX4192：SPDIF 输出：AESOUT 与 TX

校正：

接收器是 SRC4392、而不是 SRC4192。

(笑声) 并且始终会丢失锁定。

输入采样率仅为192kHz 或200kHz。

当 CS8422作为 SPDIF 接收器时、不会发生这种情况、而 CS4265作为发送器时、不会发生这种情况...

？？？

[引用用户="Christian Erle55"]

(笑声) 并且始终会丢失锁定。

输入采样率仅为192kHz 或200kHz。

当 CS8422作为 SPDIF 接收器时、不会发生这种情况、而 CS4265作为发送器时、不会发生这种情况...

？？？

[/报价]

您看到我对您的另一个问题的答复了吗？

尊敬的 Christian：  

很抱歉、您遇到了这些问题。 需要考虑的一点是、AESOUT 的驱动强度与 TX+引脚的驱动强度不同、 因此、如果您在该线路上有任何串联电阻和/或足够的寄生电容、那么 AESOUT 引脚可能无法保持在3.3V 时驱动192kHz 信号所需的压摆率。  

另一个可能的错误来源是 DIX4192上的 DIT 发送器和 SRC4392上的 DIR 接收器都要求参考时钟应为预期采样率的倍数、如果您提供的参考时钟具有太多的抖动、则可能导致时钟边沿丢失、 这将导致 DIR 解锁(即使丢失单个边沿也可能有问题)。 您使用的 Cirrus 接收器可能对此抖动有更强的耐受性、但我不确定。

最棒的

Zak

尊敬的 Andy：

在德国，早上7点，工作开始了...

在另一个主题中回复：

我肯定需要 SRC、它位于信号路径中：

SPDIF --> RX1 --> SRC --> I2S (MCLK)

我知道 PLL 设置是指已知的 MCLK、所以我根据 I2S/MCLK 侧来更改这些寄存器。

你好、Zak、

1)驱动强度：否、我在示波器上检查了它、信号看起来完美、良好的侧面、无过冲。 AESOUT 与 CS8422搭配使用作为接收器。 正如我说过的、在示波器上、AESOUT 和 TX 信号看起来是相同的。

2)抖动：不可以、很好地确保我们在这方面也很干净、因为我们的分析器软件提供高分辨率 FFT、信号也是超级干净的。

我们的系统用于 NVH 材料、包括高分辨率 RPM 测量、因此我们需要使用干净的时钟。

因此、采用 SRC4392的全新原型板是该系统的一部分、采用 DIX4192的发送器显然是另一个外部器件、但运行时钟同样精确。

昨天、我检查了与信号路径中的每个组件以及两侧的所有寄存器一起播放的每个信号、但仍然会随着192kHz 和200kHz 的 SPDIF 速率定期失去锁定。

还有其他想法吗？

我不想切换回 CS8422、因为它不提供对通道状态和用户数据的完全访问。

[引用用户="Christian Erle55"]

尊敬的 Andy：

在德国，早上7点，工作开始了...

在另一个主题中回复：

我肯定需要 SRC、它位于信号路径中：

SPDIF --> RX1 --> SRC --> I2S (MCLK)

我知道 PLL 设置是指已知的 MCLK、所以我根据 I2S/MCLK 侧来更改这些寄存器。

[/报价]

您好、Christian、

在美国的晚上、几乎是睡觉的时候、

我正在查看最近 SRC4392设计的代码、并使用与您描述的相同的信号路径。 我在 RXCKI 引脚上有一个24.576MHz 的固定基准时钟。 无论输入采样率如何、该时钟都是恒定的。 因此、PLL1寄存器设置永远不变。 这是需要了解的关键内容。  PLL1生成一个高频时钟(98.304MHz)、用于对传入的 AES3信号进行过采样并对其进行解码。

PLL2获取 AES3解码器的输出并合成一个新的 MCLK (称为 RXCKO)、该 MCLK 处于输入采样频率的正确过采样频率、即对于48kHz 采样率输入、RXCKO 为12.288MHz、对于44.1kHz、RXCKO 为11.2986MHz。 请注意、后者与 PLL1参考时钟无关[i]！ 我已经在我的设计中验证了这一点、高达192kHz (是的、来自 XMOS 器件)、实际上它适用于所有采样率。 数据表甚至指出、您可以将常见的27MHz 时钟用于 PLL1参考时钟、这与任何标准音频采样率都无关、因此 DIR 仍然工作。

您应启用 RXCKO 输出引脚并使用示波器查看该引脚、以自行证明这一点。 同时监视锁定输出、该输出指示 PLL2的状态；如果该输出为真、RXCKO 将以与输入相关的过采样频率输出一个时钟。 即使 PLL2未被锁定、将芯片配置为使能 RXCKO 进行切换也是有益的。

接下来是 SRC 块。 这个块也有一个基准时钟输入、此输入应该是 I2S 端口(和连接到它的 DAC)应该以的任何速率运行。 因此、对于200kHz 输出采样率、SRC 参考时钟应为25.6MHz。 对于192kHz、该频率应为24.576MHz。 SRC 块的唯一配置是设置其输入源(将其设置为 DIR 输出)。 速率检测器自动确定输入-输出速率比、无需干预。

所有这些都是一种冗长的表述方式：[i]您所描述的信号路径所需的唯一配置是根据您为 DIR 提供的参考时钟设置 PLL1常数。[/i]其余的配置都正常工作。 更改 PLL1常数的唯一原因是其参考时钟发生变化、并且通常根本没有理由进行[i]至[/i]变化。

还有一件事。 ASRC 通常用于从 AES3数据"清除"抖动。 因此、虽然您可以将 RXCKO 输出用于 DAC 的 MCLK 输入、但您可以使用振荡器获得更好的转换器抖动性能。 因此、该振荡器需要驱动 SRC 参考时钟以及 DAC 的 MCLK。 此外、为了方便起见、它还可以驱动 DIR 的参考时钟。 它还必须是音频串行端口(I2S 端口)的主时钟源。 LRCLK 和 BCLK 从该时钟分频。  

但是、如果您的 I2S 端口驱动 DSP 或非 DAC、则恢复时钟上的抖动无关紧要。 无论如何、DSP 不会采用调制器时钟、而只是使用 BCLK 进行转换。 因此、您可以使用 RXCKO 作为 SRC 的参考时钟。

希望这对您有所帮助。 该部件确实像广告中说的那样工作。

尊敬的 Andy：

感谢您的深夜回复！

我已经在我的设计中考虑了以上所有内容。

更多信息：

SRC4392的端口 A I2S 连接到 FPGA，并像 ADC 从站一样进行控制。

I2S 采样率可能会有所变化、我们的系统提供24/48/96/192kHz (MCLK 为24.576MHz (或24kHz 的一半)和25/50/100/200kHz (MCLK = 25.6MHz 或一半)。

- PLL1寄存器根据系统的采样率/ MCLK 进行设置。

-持续监控 LOCK 引脚和 LOCK 中断、结果与我在音频输出中看到的结果兼容(锁定丢失时数据丢失)

- RX 的参考时钟是 MCLK

我有3个测试源：

1)一些便宜的 XMOS USB 转光学 SPDIF 东西、可提供高达192kHz 的输出(很高兴看到数字合成正弦的 FFT！ ;-))，此模块具有标准 TOSLINK 光学输出。

2) 2) CS4265编解码器具有高达192kHz 的输出、光学驱动器是一款多功能链路器 AFBR-1624Z -其波长与 TOSLINK 相同、但可以轻松驱动100m 的光缆、经过测试并可在工业环境中工作

3) 3)另一个原型板、它采用 TI 的 DIX4192和与2)相同的多功能链路驱动器、现在由 TX+引脚提供

用于比较的参考是具有 CS8422的现有 SPDIF 输入板、2个版本具有不同的光接收器(TOSLINK 和多功能链接)。 它们与完全相同的 I2S 接口和信号并行运行。 如前所述、CS8422版本可与所有3个源完美配合(即使是 DIX4192的 AESOUT 输出)。

我检查了 RXCKO 输出并使用 PLL1寄存器进行了播放：

这肯定是导致问题的接收器和 PLL1。

当锁定丢失时、RXCKO 也会变为低电平、否则它会显示 SPDIF 的 MCLK。

因此我使用了 PLL1寄存器设置、发现如果我对这些进行调节、无论采样率是多少、我都可以获得稳定的信号。

不那么有趣的是：
我有2个相同的原型卡、在将卡1的 PLL1调整到大约100MHz (数据表显示为98.304MHz)后、卡1上的一切都很稳定。
然后、1在卡2上使用完全相同的设置(检查了所有组件和连接)-并且并不总是获得稳定的信号。 非常令人沮丧...

同样、此问题仅在 SPDIF 采样率为192kHz 或200kHz 时发生。

以下是卡1的设置、适用于 IO 速率的每种组合：
("TAS"是我们的测量系统)

对于 SPDIF 采样率<=100kHz 的情况、TAS 采样率
和 PLL1设置的所有组合均有效！

TAS 200kHz、SPDIF 192/200、多个源
SRC4392
RX PLL1：
0x21 0xDF 0xBD
P = 2
J = 7
D = 8125
K = 7.8125
PLL1 = MCLK * K / P = 100.0000 MHz

TAS 192kHz、SPDIF 192/2200、多个源
SRC4392
RX PLL1：
0x22 0x05 0x64
P = 2
J = 8
D = 1380
K = 8.1380
PLL1 = MCLK * K/P = 99.9997MHz

[引用用户="Christian Erle55"]

SRC4392的端口 A I2S 连接到 FPGA，并像 ADC 从站一样进行控制。

I2S 采样率可能会有所变化、我们的系统提供24/48/96/192kHz (MCLK 为24.576MHz (或24kHz 的一半)和25/50/100/200kHz (MCLK = 25.6MHz 或一半)。

- PLL1寄存器根据系统的采样率/ MCLK 进行设置。

-持续监控 LOCK 引脚和 LOCK 中断、结果与我在音频输出中看到的结果兼容(锁定丢失时数据丢失)

- RX 的参考时钟为 MCLK [/引用]

好的、我承认我很困惑、让我理解它。

FPGA 是 I2S 数据接收器。 出于我们的目的、我们可以考虑将具有 I2S 端口的 ADC 连接到 FPGA。 明白了。

2、FPGA 的 I2S 端口是从器件、因此 SRC4392可提供 LRCLK 和 BCLK 以及数据。

3.您的设计为 FPGA 和 SRC 提供24.576MHz 时钟或25.6MHz 时钟；一次只有一个处于活动状态。 所选时钟充当音频串行端口 A 的主时钟以及 SRC 的参考时钟。

4.为方便起见，上述选定的 MCLK 也用作 DIR (S/PDIF 输入)参考时钟。 当时钟发生变化时、您需要加载正确的 PLL1设置、以确保 PLL1的合成输出为数据表中注明的98.3MHz。

5．这里的想法是以任何采样率(标准或非标准)获取 S/PDIF 输入，并将其转换为标准或非标准的特定采样率。 (这就是 ASRC 的作用！)

6.问题：在192kHz 或200kHz 输入采样率下 DIR 无法可靠锁定。 如您所注意到的、这表明 PLL1存在问题。

所以--  

数据表的第40页有一个标题为"应用信息"的部分。 它有一个独特的建议：[引述]基板接地、BGND (引脚44)、应该由一条 PCB 走线连接至 AGND (引脚10)。 然后、AGND 引脚直接连接到接地层。 这种连接有助于降低器件 DIR 部分的噪声、从而帮助降低接收器的总体抖动和噪声容限。[/quot]

在3.3V 电压轨和引脚9之间放置一个小型串联电阻器或铁氧体磁珠时、还需要注意"DIR 比较器和 PLL 电源"。

在我的板上、我完成了这两项操作(该串联电阻为5.1欧姆)。 你是吗？ 我的设计将 PLL 可靠锁定在192kHz。 我无法在200kHz 下进行测试、因为我没有任何方便的东西可以在该频率下生成 S/PDIF。

我假设 TI 不会在数据表中提供这类建议、如果它们无关紧要的话。 (是的，我知道，一些旧的转换器数据表提供了关于分离接地层并将其连接到转换器芯片下的错误建议...) 这意味着 TI 知道接收 PLL1对其电源轨和器件基板上的噪声很敏感、这两个建议是它们的缓解措施。

总之、这就是我得到的所有东西。 祝你好运

尊敬的 Andy：

我觉得我有点不清楚：

FPGA 是主器件、提供所有 I2S 时钟以及来自 SRC 的数据。

PCB 布局/原理图：

-引脚44 BGND 几乎直接连接到 GND 平面

-引脚9 VCC 通过铁氧体磁珠去耦、并且非常接近规定的10uF + 100nF 电容器

虽然我对布局和原理图非常有信心、但我将使用硬件。

问题是、当我更改 PLL1频率时、它为什么起作用？
昨天我检查了2个原型卡、根据卡和输入采样率、我可以通过更改 PLL1频率来获得良好的信号。
该问题仅在192kHz 和200kHz 时发生...
也许您可以咨询芯片的一位设计工程师？

我刚刚检查并分步更改了硬件：

-改进了引脚44 GND 连接

-将 VCC 的铁氧体磁珠替换为10R

-添加了一些10µF μ F 电容器

-->行为无变化

我还检查了所有电源电压、噪声低于示波器噪声。

因此、要么我仍然做了一些错误(绝对可能、并且首选...)、要么芯片有一些问题。

PLL1的敏感性似乎非常有趣：对于2个不同的 SPDIF 源、每个源192kHz (不同的器件、可能稍微不同192kHz)、需要更改 PLL1设置以获得稳定的信号。 设置正确的值后、它将保持100%稳定。

关于 PLL1：频率上限和下限是多少？

还有其他帮助吗？

我确实想使用 SRC4392、但现在它不像广告中说的那样工作。

在检查所有硬件(时钟、电源、IO 信号)、检查固件并使用 PLL1设置"播放"之后、我仍然没有得到 PLL1设置、因此所有高达216kHz 的输入采样率(如数据表中所示)都被"锁定"并产生稳定信号。
高达100kHz 的频率是可以的、但我需要它在192kHz 和200kHz 下工作。

尊敬的 Christian：

很抱歉您遇到了该器件的问题。 遗憾的是、由于器件已使用15年、因此没有太多人直接参与该项目。 不过、我确实找到了一个参与度较高的人、他提供了与我最初的回复类似的建议、并确认 AESOUT 引脚的驱动强度明显低于 TX+引脚的驱动强度。 他还提到、AES 解码对于更高的 PLL1频率应不太敏感、但我没有任何有关数据表中提供的上限和下限的信息。 由于更换 DIX4192或 SRC4392可解决此问题、因此问题似乎是 DIX 的驱动能力与 SRC 的抖动容差的组合、因为改善任一特性都会导致锁定稳定。 由于其中的许多内容取决于系统中的变量、我不确定这是我能够重新创建的问题、但我至少可以尝试使用我们的 EVM 来创建这一问题、以作为概念验证。 请给我几天时间尝试一下。

我还将尝试深入探究此器件的测试程序、以了解有关此器件的测试程序的信息。 我会随时向您发布我的调查结果、但收集这些信息需要一些时间。

最棒的

Zak

[引用用户="Christian Erle55"]

还有其他帮助吗？

我确实想使用 SRC4392、但现在它不像广告中说的那样工作。

在检查所有硬件(时钟、电源、IO 信号)、检查固件并使用 PLL1设置"播放"之后、我仍然没有得到 PLL1设置、因此所有高达216kHz 的输入采样率(如数据表中所示)都被"锁定"并产生稳定信号。
高达100kHz 的频率是可以的、但我需要它在192kHz 和200kHz 下工作。

Zak、Andy、您好、

感谢您的持续支持！

也许我有点不清楚、但我现在的主要问题是、SPDIF 接收端与 SRC4392 "唯一"。

也许我应该开始一个新的线程、或者切换到我开始的旧线程、因为 SRC 的数据表有点不清楚：
SRC4392：可实现自动检测/设置不同的 SPDIF 输入采样率？ (闭合的线程、我无法通过某种方式链接...)

DIX4192当前仅用于原型/开发板。
该板具有4个 ADC (TI 的 ADS127L01 -顺便说一下、由2个 DIX4192连接/驱动的最佳 ADC (数字滤波器、DC、SNR、THD)。
DIX 通过连接到光学驱动器的 AESOUT 将 I2S 信号转换为 SPDIF。 我将输出更改为 TX+、但是
两个信号在示波器上看起来相同。 信号和时钟看起来非常好、我们当前使用 CS8422的 SPDIF 输入卡
无论驱动器是 AESOUT 还是 TX+、在192kHz 甚至200kHz SPDIF 采样率下接收信号都不会出现问题。
SRC4392板只能在 AESOUT 引脚与高达100kHz 的 SPDIF 搭配使用时接收数据。

不管怎样、DIX4192板并不重要、我只是将其用作测试更重要的原型板的另一个来源
SRC4392、我有10个板、用 CS8422替换该板。

因此、我的主要问题是、新的 SRC4392板在192kHz 或200kHz 的频率下不会锁定所有 SPDIF 输入。

SRC4392的 I2S 侧与我们系统的所有采样率(48、50、96、100、192、 200kHz)、所有这些 I2S 采样速率
我可以获得稳定的数据、但仅当 SPDIF 采样率高达100kHz 时。

当 SPDIF 采样率为192kHz 或200kHz 时、我必须手动调整 SRC4392的 PLL1以获得稳定锁定。
最糟糕的是、PLL1设置不仅取决于输入采样率(和器件)、还取决于具有 SRC 的卡：
我有2个卡、对于192/200上的相同 SPDIF 输入、SRC4392的 PLL1设置是不同的。

此外、还需要根据输入源调整 PLL1设置、其中我有3个：

1. DOK 音频 U2、USB 转 TOSLINK 适配器、与 XMOS 芯片配合使用、最大 SPDIF 输出速率为192kHz
2. 我们公司的传感器板通过高达192kHz 的多功能链路发送 SPDIF、SPDIF 源是 Crystal 编解码器 CS4265
3. 如上所述的原型板、具有 DIX4192、可通过48、50、96、100、192发送 SPDIF 数据、 200kHz (现在使用 TX+作为驱动器)

同样、SRC4392可以接收所有这些信号、但只能进行特殊的 PLL1调优！

我用 SRC4392尝试了一些更加绝望的事情、比如在第 X 次检查/更改所有寄存器、在硬件方面、我向 MCLK 添加了一个额外的驱动程序、尝试了所有类型的终端(串行、并行 AC、...) －没有效果。

因此、请尝试以192kHz 的频率连接多个 SPDIF 源-或者最好是数据表中的最大216kHz。
我真的很好奇它是否起作用、这里肯定不起作用、现在我已经把我的东西翻了几次了。

您好、Christian、

很抱歉、我知道这个问题令人沮丧。 我还需要做更多的测试、但到目前为止、我已经在我们的 TLV320AIC3268EVM-U 上测试了 SRC4392、其中两个在 ASI 总线上提供光学输入/输出。 我从 AP555生成一个光流、通过 SRC 将其运行、然后返回到 AP、以确保我可以看到相同的信号。 到目前为止、我发现的结果实际上与您的结果非常相似。 我可以让它通过96kHz 信号、没有任何问题、但一旦我提高、我就会丢失信号。 我还没有机会使用 PLL1设置来查看是否可以将其锁定、但我计划在测试 SRC4392上的其他一些电路板时进行锁定。 我还没有太多的东西可供选择、但在光明的一面、您并不是唯一看到问题的人！

最棒的

Zak

Zak 您好！

感谢您的努力！

这真的很有帮助-即使只是为了放松我的想法...

关于我的 PLL1体验：

我真的无法判断它是正常的 ro 提升还是降低 PLL1频率。
我发现 DIR 在某些组合中锁定为96MHz、在其他组合中锁定为102.4MHz 或更高。

很棒的狩猎！

嗨，大家好--  

这变得奇怪了。

我只是坐下来做一些更仔细的重新测试。

首先、简单环回测试、转换器的同轴电缆输出环回其同轴电缆输入、TOSLINK 输出环回 TOSLINK 输入。 我单步执行 ADC 采样率、通过我的六个步骤直接驱动 S/PDIF 和 TOSLINK 输出速率：44.1kHz、48kHz、88.2kHz、96kHz、176.4kHz 和192kHz。 在所有情况下、PLL1设置保持不变、它们是24.576MHz 参考时钟的数据表中给出的值。

SRC4392可通过同轴电缆输入锁定所有速率。 在 TOSLINK 输入上、它没有在176.4kHz 和192kHz 时锁定。

接下来、我使用了我的 XMOS USB 2音频评估套件、它具有同轴电缆和 TOSLINK 输入和输出。 嗯，TOSLINK 输出不起作用--不知道为什么。 但对于同轴电缆、SRC 的 DIR 会针对所有六种采样率进行同步。

Everlight TOSLINK 发送和接收模块的数据表都要求最大传输速率为16Mbps、这应适用于所涉及的采样率。 它们支持3.3V 电源、因此 我在 TOSLINK 模块的电源引脚上没有任何铁氧体。 与 SRC 的连接恰好在数据表中。 可能是因为我的 Monoprice 塑料纤维很糟糕、所以它无法以最高的采样率工作？  

我需要在示波器上查看 TOSLINK 接收器的数字输出、并查看信号是否随着采样率的增加而以某种方式降低。

过去我也遇到过 TOSLINK 模块的外壳未对齐的问题。

都是如此。

尊敬的 Andy：

16Mbps 的标准 TOSLINK 数据速率可能太慢。 对于 SPDIF、您需要大约192kHz * 32位* 2通道* 2 (双相编码)的带宽、因此等于(通常使用的) 24.576MHz 的 MCLK 速率。

我在其他具有16Mbps 的 TOSLINK 接收器和驱动器方面具有相同的经验、有些是192kHz、有些则不是。

这就是我们切换到多功能链路的一个原因：更高的带宽。

但是、即使使用 VL 驱动器和接收器以及非常好看的波形(正方形、而不是我们在德国称之为"鲨鱼鳍")、DIR 也不能可靠锁定。
我已经检查并更改和切换了光学输入端的所有内容、即使安装了施密特触发器也是如此。
这就是我将其缩小到 DIR 及其 PLL 导致问题的原因。 无论如何、CS8422甚至可以与糟糕的 TOSLINK 信号配合使用。

Andy、

感谢您进行其他测试并分享结果！ 我们拥有的光学模块的额定速率为16Mbps、我认为这是足够的、但也忘记了双相编码的额外系数2。。。

Chris、

您是否能够使用同轴电缆输入测试 SRC4392、而只是查看器件是否能够锁定在192kHz？ 我知道您使用的是更好的光纤链路、但我认为这是一项有趣的测试、有助于缩小问题所在的范围。

最棒的

Zak

你好、Zak、

我使用来自同轴电缆(2个源)的192kHz 电信号进行了检查、结果相同：

DIR PLL1仅在稍微调整后锁定、在本例中为102.4MHz。

正如我说过的、可以在这些高输入速率下锁定、但只能通过调节 PLL、

最糟糕的是：

1. 调优取决于源：2个不同的 SPDIF 源、192kHz -> 2个不同的 PLL 设置是必要的
2. 更糟糕的是：2个不同的 SRC4392 -> 2个不同的 PLL 设置在2个芯片之间是必要的

这是主要问题：接收器不会自动在高输入 SPDIF 速率下工作。
我知道我们系统的 I2S 端正在发生什么、采样率、MCLK、... 但在 SPDIF 方面，它需要完全自动，而不是自动的。

尊敬的 Christian：

很抱歉耽误你的时间。 我能够使用同轴电缆输入/输出和24.576MHz 基准振荡器测试 SRC4392 EVM。 我能够可靠地锁定来自 AP 的216kHz 信号、并在 DIT 上生成相同的信号、并在 AP 上顺利读回该信号。 我在 P = 2、J = 8、D = 0的情况下使用了数据表中建议的 PLL 设置。 我认为、在我们的电路板上、以前的问题很可能是由于我们使用的光学连接器的额定值不足以支持216kHz 的运行。  

我还与团队进行了检查、发现设备没有任何已知问题、也没有向客户发送故障材料的任何记录、因此我不认为这是质量问题。 虽然我知道您在设计和测试方面非常勤奋、但我认为这可能是布局或我们最初怀疑时钟和电源完整性的原因。 如果要使用其中一个 EVM 进行比较或可能用于测试、则 SRC4392EVM 仍然可用。

最棒的

Zak

Zak 您好！

嗯、我已经了解了所有：功率、噪声、时钟。 噪声低、时钟看起来不错。
20多年来、我一直在做混合信号 PCB 布局-这并不意味着我不会犯错-但我已经检查了布局和每个信号、一切看起来都很好。

我必须检查任何温度影响、因为昨天 SRC4392上的所有卡都运行得很稳定、并且始终锁定。
现在、我的办公室温度比我上次测试的温度低大约10°C。

有新消息吗？ 仍然不在这里工作...

尊敬的 Christian：

我唯一可以建议的另一件事是、如果您尚未尝试使用变压器耦合接收器、则尝试使用变压器耦合接收器。 如果高电流节点、SMPS 等的源板或接收板上可能存在接地干扰、则可能会导致器件无法保持稳定的锁定。 我已经验证过、在标准推荐 PLL 设置下、我们在高达216kHz 的频率下运行器件时没有发现任何问题、因此很遗憾、我不确定我们还没有讨论什么建议、

最棒的

Zak