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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/955974/pcm5122-recommended-clock-divider-settings-for-pll-as-master-clock
您好！
PLL 作为主时钟时、建议的时钟分频器设置中有"SCK"。
如果 PLL 输入信号是 BCLK、这个"SCK"是否被替换为 BCLK？
此致、
Kuramochi
您好、Kuramochi-San、
这可能是 BCK、但也可能是您正在用作 PLL 源信号的任何其他时钟信号。 在某些情况下、这是 BCK、但它也可能是系统中的其他一些主时钟。 例如、在表的第一行中、fs 为8ksps、因此 bck 不太可能为1.024MHz (这意味着 bck = 128x fs)。 我认为最好将该列视为"源时钟"。
谢谢、 Paul
