[参考译文] PCM1860-Q1：时钟源和采样率的变化

大家好、Atsushia-San、

在受控模式下运行实际上不需要 SCLK。 如果您要更改采样率并保持相同的 BCLK、则需要确保您仍具有足够的 BCKL/FSYNC 比率来满足您所使用的通道数。 在这种情况下、在应用新时钟之前、FSYNC 应为 HiZ 至少3个 BCLK 周期。 更有可能的是、您将保持相同的比率并同时更改 FSYNC 和 BCLK、并且应该等待适当的时间(~100us)、然后再重新应用新时钟。

最棒的

Zak

您好、Hirai-San、

是的、很抱歉、如果您希望以16kHz 的频率运行、则需要提供所示的 MCLK。 所有时钟都可以更改、但我建议在禁用时钟和重新应用新时钟之间稍微延迟一点。 一旦失去时钟、器件将进入待机状态。 由于自动检测功能不能保证在16kHz 下工作、因此在切换到16kHz 时还需要进行手动 PLL/时钟配置。

最棒的

Zak

嗨、Hirai-San、

很抱歉、这种混淆是不是问题、因为没有为该系列中的硬件控制器件手动配置 PLL 的选项。 只要提供 SCKI、自动检测计时功能就可以在低至8kHz 的频率下工作、因此对于16kHz 操作而言这不是一个问题。 实际上、至少对于我测试的器件、没有必要提供16kHz 的 SCKI、但我仍然建议这样做、因为我们在数据表中不保证这种操作。 您提到的 SCKI 频率足够高、因此您描述的方法没有任何问题。 SCKI 可以保持运行、但它应该与传入的 BCLK 和 LRCK 同步。

不过、对于从96kHz 到48kHz 的更改、不需要 SCKI。 仅当您以16kHz 及以下频率运行时才需要执行此操作。

最棒的

Zak

您好、Hirai-San、

没有任何问题、此器件的文档并不总是很清晰。

不过、在更改状态时、我建议遵循数据表中列出的顺序：

要从状态 A 更改为状态 B：

•保持时钟(或来自外部的 HiZ)至少为3个时钟周期

•更改时钟(这意味着 BCK 和 LRCK)

•µs 重新配置器件、允许~100 μ s (在48kHz 时至少3个 blok)

•过零斜坡上的数据斜升回

•向状态 B 的转换完成

不过要记住的另一点是、在8kHz 下运行需要一个 SCKI、并且允许的最大 SCKI 为768*FS 或6.144MHz、因此不可能对所有采样率使用上面提到的24.576MHz SCKI。 我认为、对于所有采样率、应该可以使用6.144MHz。

最棒的

Zak