您好!
我的客户遇到了一些 EMC 问题、发现排放的根本原因是 BCLK。 它们会尝试减慢 BCLK 的上升/下降时间并满足 EMC 要求。 但是、在我们的数据表中、需要最大上升/下降时间、尤其是当器件配置为从模式时(如下图所示仅为4/8ns)、为什么这里对于上升/下降时间有如此严格的要求、以及在超过所需时间时是否存在任何风险?
This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
您好!
我的客户遇到了一些 EMC 问题、发现排放的根本原因是 BCLK。 它们会尝试减慢 BCLK 的上升/下降时间并满足 EMC 要求。 但是、在我们的数据表中、需要最大上升/下降时间、尤其是当器件配置为从模式时(如下图所示仅为4/8ns)、为什么这里对于上升/下降时间有如此严格的要求、以及在超过所需时间时是否存在任何风险?
尊敬的 Ted:
对延迟答复表示歉意。
BCLK/MCLK/FSYNC 上的宽松上升/下降时间将导致 IOVDD 电流稍微高一点、但是仍然应该小于 mA、所以也许不是一个问题。 如果将宽松上升/下降时间用作 PLL 的输入、则可能引入抖动、进而可能导致性能略有下降。
电源定序是一个针对最稳健运行的建议定序。 编解码器本身具有极高的耐受性、但如果不遵循定序、可能会发生一些意外行为。
此致、
Aaron