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[参考译文] TLV320AIC3104:TLV320AIC3104的 BCLK 是否需要最大上升/下降时间?

Guru**** 2482525 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/868850/tlv320aic3104-is-there-a-max-rising-falling-time-requirement-for-bclk-for-tlv320aic3104

器件型号:TLV320AIC3104

您好!

我的客户遇到了一些 EMC 问题、发现排放的根本原因是 BCLK。 它们会尝试减慢 BCLK 的上升/下降时间并满足 EMC 要求。 但是、在我们的数据表中、需要最大上升/下降时间、尤其是当器件配置为从模式时(如下图所示仅为4/8ns)、为什么这里对于上升/下降时间有如此严格的要求、以及在超过所需时间时是否存在任何风险?

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    大家好、

    还有一项要求、即 AVDD 到 DVDD 的延迟时间不能超过5ms、这也是一个非常严格的限制。 是否也有必要? 是否有超过5ms 的风险?

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    大家好、

    还有一项要求、即 AVDD 到 DVDD 的延迟时间不能超过5ms、这也是一个非常严格的限制。 是否也有必要? 是否有超过5ms 的风险?

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    大家好、

    还有一项要求、即 AVDD 到 DVDD 的延迟时间不能超过5ms、这也是一个非常严格的限制。 是否也有必要? 是否有超过5ms 的风险?

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    尊敬的 Ted:

    我们的设备专家将在圣诞节休息、预计将在1月的第一周返回。 当他回来时、我们会回复你。

    此致。

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    尊敬的 Ted:

    让我向设计团队核实一下这一点。 我会尽快返回给您。  

    此致、

    Aaron

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    您好、Aaron、

    如果有任何反馈、请告诉我吗?

    谢谢

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    尊敬的 Ted:

    对延迟答复表示歉意。  

    BCLK/MCLK/FSYNC 上的宽松上升/下降时间将导致 IOVDD 电流稍微高一点、但是仍然应该小于 mA、所以也许不是一个问题。 如果将宽松上升/下降时间用作 PLL 的输入、则可能引入抖动、进而可能导致性能略有下降。  

    电源定序是一个针对最稳健运行的建议定序。 编解码器本身具有极高的耐受性、但如果不遵循定序、可能会发生一些意外行为。  

    此致、

    Aaron