[参考译文] TLV320AIC3204：MCLK 输入至 BCLK 输出延迟规格

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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/860562/tlv320aic3204-mclk-input-to-bclk-output-delay-spec

器件型号：TLV320AIC3204

当使用分频器和 MCLK 作为基准(无 PLL)进行配置时、我正在寻找 BCLK 输出的最小/最大延迟规格。

我在 SLOS602E 数据表 SLAA557和 SLAA404c 中进行了查看；但没有看到任何有关此内容的定义。

在通过对 MCLK 进行分频来创建 BCLK 的情况下、2个信号之间应该有一个已定义的输入到输出关系。我可以在某个位置找到这些信息吗？

谢谢

5 年多前

0 admin 5 年多前

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尊敬的 William：

在器件架构中、通常不考虑主时钟和位时钟之间的延迟。您是否计划使用 MCLK 而不是 BCLK 来锁存主机上的 I2S/TDM 数据？还是用于多编解码器设计？除分频器中的延迟外、路径中还有输入和输出缓冲器会增加延迟。依靠器件测量系统设计的延迟可能会带来潜在的风险、因为这些风险会随器件而变化。因此、我们通常不建议使用 MCLK 来操作音频串行端口数据。

此致。

0 admin 5 年多前

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我知道、如果使用 PLL、延迟将是高度可变的。

但是、知道分频器电路通常是如何工作的、我怀疑在仅使用分频器时、延迟是可以轻松识别的且一致的。

我的系统以 MCLK 运行、因此、具有已知关系将会很方便、从而不必将 FIFO 或亚稳态寄存器中的所有内容都重新引入 FIFO。

0 admin 5 年多前

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尊敬的 William：

遗憾的是、我们尚未确定此延迟的特征、因此无法对此参数提供指导。但是、鉴于您的系统限制、我们想知道您是否考虑过将编解码器配置为从模式、并将 BCLK 用作参考时钟。这将需要在主机上生成帧同步、并将帧同步和主时钟分别路由到编解码器的 WCLK 和 BCLK 引脚。

此致。

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