[参考译文] TLV320AIC3204：MCLK 输入至 BCLK 输出延迟规格

尊敬的 William：

在器件架构中、通常不考虑主时钟和位时钟之间的延迟。 您是否计划使用 MCLK 而不是 BCLK 来锁存主机上的 I2S/TDM 数据？ 还是用于多编解码器设计？ 除分频器中的延迟外、路径中还有输入和输出缓冲器会增加延迟。 依靠器件测量系统设计的延迟可能会带来潜在的风险、因为这些风险会随器件而变化。 因此、我们通常不建议使用 MCLK 来操作音频串行端口数据。

此致。

我知道、如果使用 PLL、延迟将是高度可变的。  

但是、知道分频器电路通常是如何工作的、我怀疑在仅使用分频器时、延迟是可以轻松识别的且一致的。

我的系统以 MCLK 运行、因此、具有已知关系将会很方便、从而不必将 FIFO 或亚稳态寄存器中的所有内容都重新引入 FIFO。