[参考译文] PCM1820：时钟抖动抗扰度

应在星期一答复

您是说 PCM1820从 具有抖动的源接收 BCLK？

是的。  因此、我们将接收需要恢复时钟源的数字音频。  该恢复时钟将用于 PCM1820。  由于许多因素、恢复的时钟可能具有5.5ns 的最大抖动。   

这是我建议在您的设置中尝试的内容。

您的 BCLK 是什么？

BCK /LRCK 比率通常是实时测量以配置内部时钟。  

在 BCLK 为高电平的情况下(例如24.578MHz)，增加5ns 的时间将导致时钟变为22Mhz。 自动电路正在寻找一个 BCLK/LRCK 比率来进行内部决策。 它看起来高于18MHz、因此可能不会做出错误的决策。

另一方面、允许的最高 BCLK 频率为25MHz、5ns 抖动会使其超过25MHz。

必须 在实际系统中检查抖动随 Tim 的变化及其对行为的影响。

我认为、如果您选择低 BCLK 频率、例如12.288Mhz 5ns 抖动、抖动将更好。

此时、这是我可以提供的最佳答案。  

谢谢 Sanjay！  您是否知道抖动是否会由于采样率抖动而影响音频？  或者低抖动 PLL 是否消除了这种情况？

您的应用中的 BCLK 频率是多少？

3.072 MHz

在这种情况下、我认为5ns 抖动是 BCLK 时间的一小部分、不应导致问题